陳 宏，郭 清，劉 立，楊 樹

(浙江大學(xué) 電氣工程學(xué)院，浙江 杭州 310027)

0 引言

在電子信息化時(shí)代，半導(dǎo)體芯片無(wú)處不在，在社會(huì)發(fā)展的方方面面發(fā)揮不可或缺的重大作用，集成電路已經(jīng)廣泛應(yīng)用、并直接影響日常生活、生產(chǎn)制造、和軍工國(guó)防，半導(dǎo)體集成電路已經(jīng)成為社會(huì)發(fā)展的重要生產(chǎn)力之一，為此需要大力發(fā)展半導(dǎo)體集成電路工業(yè)，大力培育半導(dǎo)體集成電路技術(shù)人才。優(yōu)秀的集成電路設(shè)計(jì)工程師不僅需要掌握豐富的理論知識(shí)，而且還應(yīng)具有大量實(shí)驗(yàn)實(shí)踐經(jīng)驗(yàn)[1]。高校實(shí)驗(yàn)室是培養(yǎng)創(chuàng)新和實(shí)踐能力重要基地，開展實(shí)踐與創(chuàng)新相結(jié)合的實(shí)驗(yàn)教學(xué)，才能更多、更有效地培養(yǎng)滿足社會(huì)急需的微電子技術(shù)人才[2]。集成電路是一種技術(shù)更新周期非常短的行業(yè)，教學(xué)中傳統(tǒng)課程內(nèi)容不符合實(shí)際工作需要，過(guò)多地偏重于數(shù)字系統(tǒng)和模擬電路設(shè)計(jì)理論[3]，內(nèi)容簡(jiǎn)單，缺乏綜合性[4]，如何能夠?qū)⒓呻娐饭に嚭桶雽?dǎo)體器件的集成電路版圖設(shè)計(jì)結(jié)合起來(lái)，提高實(shí)驗(yàn)教學(xué)質(zhì)量，是集成電路實(shí)驗(yàn)教學(xué)面臨的挑戰(zhàn)。本文提出基于CMOS工藝的集成電路實(shí)驗(yàn)教學(xué)探索，以學(xué)生為主，在學(xué)習(xí)CMOS工藝的基礎(chǔ)上設(shè)計(jì)工藝版圖，檢測(cè)工藝錯(cuò)誤，實(shí)現(xiàn)電路功能。實(shí)踐證明，這種基于CMOS工藝的集成電路實(shí)驗(yàn)教學(xué)，對(duì)于培養(yǎng)學(xué)生創(chuàng)新能力，深入理解工藝流程與集成電路原理之間的聯(lián)系，具有很好的指導(dǎo)作用，取得良好的教學(xué)效果。

1 CMOS工藝

目前，半導(dǎo)體集成電路加工工藝主要包括：電極、沉積、介電層、外延生長(zhǎng)、刻蝕、摻雜、歐姆接觸、封裝、退火等，其中沉積方法主要是化學(xué)氣相沉積，外延生長(zhǎng)都采用化學(xué)氣相沉積方法?？涛g工藝主要有光刻蝕、化學(xué)刻蝕、等離子刻蝕、離子束刻蝕等，歐姆接觸在金屬處理中應(yīng)用廣泛，實(shí)現(xiàn)的主要措施是在半導(dǎo)體表面層進(jìn)行離子注入[5]。集成電路加工設(shè)備非常昂貴，設(shè)計(jì)集成電路，必須熟悉每一個(gè)工藝步驟的具體工作，才能讓設(shè)計(jì)的集成電路在加工完成后實(shí)現(xiàn)預(yù)期的功能。

CMOS工藝流程從選擇襯底開始，清洗襯底材料，外延生長(zhǎng)，熱氧化長(zhǎng)出二氧化硅薄膜，沉積氮化硅，刻蝕填充氧化硅，注入N阱，熱退火，柵氧化層沉積多晶硅，注入離子，氣相沉積拋光硼磷硅，光刻接觸孔，沉積金屬，沉積通孔，再次沉積金屬，介質(zhì)沉淀提供對(duì)外接觸電極。如圖1所示。

圖1 CMOS工藝流程

在圖1中，顯示的是CMOS工藝的實(shí)現(xiàn)步驟，也是實(shí)驗(yàn)教學(xué)中繪制版圖需要考慮的工藝環(huán)節(jié)，需要繪制N阱圖層、有源區(qū)圖層、多晶柵圖層、注入的離子圖層、接觸孔圖層、金屬圖層，才能實(shí)現(xiàn)半導(dǎo)體集成電路的功能。

2 基于CMOS工藝的集成電路實(shí)驗(yàn)教學(xué)步驟

在實(shí)驗(yàn)教學(xué)中，需要完成反相器版圖設(shè)計(jì)，學(xué)習(xí)CMOS工藝流程、了解CMOS工藝、理解版圖設(shè)計(jì)中需要考慮的工藝要求，半導(dǎo)體集成電路是按照CMOS工藝步驟、按照順序?qū)崿F(xiàn)工藝制造，繪制反相器版圖也是按照CMOS工藝步驟、按照層次繪制，不是通常畫電路圖的導(dǎo)線連接。

2.1 分析反相器的原理

在集成電路版圖設(shè)計(jì)部分需要設(shè)計(jì)反相器，反相器的原理如圖2所示。CMOS 反相器由NMOS 和PMOS共同組成，MOS管的開啟電壓是VGS，對(duì)于PMOS管而言，要求VGS0，而對(duì)于NMOS 而言，要求VGS>0。若IN端的輸入電壓為低電平(如0V)，則PMOS 導(dǎo)通，NMOS截止，輸出電壓接近VDD；若IN端的輸入電壓為高電平(如VDD)，則NMOS 導(dǎo)通，PMOS 截止，輸出電壓接近0V。因此，當(dāng)IN端的輸入電壓為低電平時(shí)，電路輸出為高電平；當(dāng)IN端的輸入電壓為高電平時(shí)，輸出為低電平，電路實(shí)現(xiàn)了反相器的功能。

圖2 反相器的原理

通過(guò)反相器的原理分析得知，在繪制版圖時(shí)，需要按照CMOS的工藝流程，繪制PMOS和NMOS，才能實(shí)現(xiàn)反相器的電氣功能。

2.2 繪制版圖

按照CMOS工藝的實(shí)現(xiàn)步驟，也是實(shí)驗(yàn)教學(xué)中繪制版圖需要考慮的工藝環(huán)節(jié)，需要繪制N阱圖層、有源區(qū)圖層、多晶柵圖層、注入的離子圖層、接觸孔圖層、金屬圖層。

在繪制版圖時(shí)，需要考慮CMOS工藝的步驟，還有考慮在CMOS工藝過(guò)程中需要實(shí)現(xiàn)的電氣性能，在圖層的電氣設(shè)計(jì)中需要符合相應(yīng)的設(shè)計(jì)規(guī)則。在L-edit軟件中有具體的設(shè)計(jì)規(guī)則文件，如圖3所示。

圖3 建立設(shè)計(jì)規(guī)則文件

在圖3中，實(shí)驗(yàn)教學(xué)中采用的設(shè)計(jì)文件名是“Generic 0.25um Technology”，在設(shè)計(jì)中必須滿足這個(gè)文件中規(guī)定的工藝要求，例如，N Well表示N阱，根據(jù)設(shè)計(jì)規(guī)則要求N阱的寬度是1.45 μm，避免電氣上的短路或斷路影響集成電路的電氣功能。由于CMOS工藝的特殊性，生產(chǎn)設(shè)備昂貴，維護(hù)成本高，加工周期長(zhǎng)，如果因?yàn)榘鎴D設(shè)計(jì)錯(cuò)誤而造成集成電路的功能失效，就會(huì)造成時(shí)間和金錢的極大浪費(fèi)。因此，必須按照設(shè)計(jì)規(guī)則文件檢查設(shè)計(jì)的版圖。

2.3 設(shè)計(jì)完成

在版圖繪制的過(guò)程中，結(jié)合CMOS的工藝流程和反相器的工作原理，完成的版圖設(shè)計(jì)經(jīng)過(guò)設(shè)計(jì)規(guī)則檢查，如果設(shè)計(jì)規(guī)則檢查顯示“No error”，就說(shuō)明設(shè)計(jì)符合CMOS工藝制程的要求，能夠?qū)崿F(xiàn)反相器的電氣功能。如圖4所示。

圖4 反相器的CMOS版圖

圖4顯示了反相器的版圖和設(shè)計(jì)規(guī)則檢查的結(jié)果，上方是繪制的反相器版圖，下方是設(shè)計(jì)規(guī)則檢查的結(jié)果，顯示“No error to display”，說(shuō)明設(shè)計(jì)符合CMOS的工藝技術(shù)要求。

3 結(jié)語(yǔ)

發(fā)揮高校服務(wù)社會(huì)經(jīng)濟(jì)發(fā)展的功能，服務(wù)地方社會(huì)經(jīng)濟(jì)發(fā)展，已成為普通高等院校的大學(xué)生教育的基本出發(fā)點(diǎn)，培養(yǎng)具有創(chuàng)新精神的應(yīng)用型人才是現(xiàn)階段各普通高等院校對(duì)本科生的基本目標(biāo)[6]。目前，全球集成電路產(chǎn)業(yè)向中國(guó)轉(zhuǎn)移[7]，集成電路的飛速發(fā)展對(duì)現(xiàn)代經(jīng)濟(jì)、國(guó)防和社會(huì)產(chǎn)生了巨大的影響[8]。實(shí)驗(yàn)教學(xué)是整個(gè)高等教育創(chuàng)新體系中創(chuàng)新人才培養(yǎng)過(guò)程不可缺少的重要組成部分，實(shí)驗(yàn)教學(xué)對(duì)學(xué)生綜合素質(zhì)的提高，對(duì)學(xué)生實(shí)踐能力、科研能力和創(chuàng)新能力的培養(yǎng)起著非常重要的作用[9]。高校服務(wù)社會(huì)經(jīng)濟(jì)發(fā)展，就需要培養(yǎng)具有創(chuàng)新精神的集成電路應(yīng)用型人才。本文在CMOS工藝制造的基礎(chǔ)上設(shè)計(jì)實(shí)驗(yàn)教學(xué)內(nèi)容，要求學(xué)生基于CMOS工藝完成反相器的版圖繪制，使學(xué)生深入探索CMOS工藝和集成電路原理之間的關(guān)系，理論知識(shí)聯(lián)系實(shí)際開展實(shí)驗(yàn)教學(xué)，加深學(xué)生對(duì)集成電路的設(shè)計(jì)和制造的理解，為培養(yǎng)學(xué)生在集成電路的實(shí)踐和科研工作能力奠定良好的基礎(chǔ)，取得良好的教學(xué)效果。這對(duì)于激發(fā)學(xué)生的創(chuàng)新能力和專業(yè)興趣，使學(xué)生真正成為具備科研和工程技能的集成電路技術(shù)人才，具有重要的實(shí)踐意義。