劉文政，王德恒

(中國(guó)船舶重工集團(tuán)公司第七二三研究所，江蘇 揚(yáng)州 225101)

0 引 言

模數(shù)轉(zhuǎn)換器(ADC)技術(shù)飛速進(jìn)步，采樣速率越來(lái)越高，帶寬越來(lái)越寬，無(wú)雜散動(dòng)態(tài)范圍(SFDR)是其中的一項(xiàng)重要性能指標(biāo)。SFDR衡量的只是相對(duì)于轉(zhuǎn)換器滿量程范圍(dBFS)或輸入信號(hào)電平(dBc)的最差頻譜偽像，是轉(zhuǎn)換器的主要性能指標(biāo)之一，改善轉(zhuǎn)換器的SFDR對(duì)提高轉(zhuǎn)換器的性能具有很重要的作用。

在ADC電路設(shè)計(jì)時(shí)，采樣時(shí)鐘、電源以及前端電路設(shè)計(jì)是影響ADC性能指標(biāo)的三大主要原因。時(shí)鐘和電源設(shè)計(jì)時(shí)需根據(jù)指標(biāo)選擇符合要求的芯片，其質(zhì)量一般取決于芯片本身的質(zhì)量。而前端電路設(shè)計(jì)同樣影響著ADC的SFDR性能，很多設(shè)計(jì)要點(diǎn)往往會(huì)被忽略。

本文重點(diǎn)分析了ADC的前端電路對(duì)SFDR性能的影響，并有效結(jié)合了TI的ADC12D1000的設(shè)計(jì)案例，提出了器件選型和設(shè)計(jì)的注意點(diǎn)，同時(shí)在軟件上進(jìn)行優(yōu)化，對(duì)工程有一定的借鑒意義。

1 電路設(shè)計(jì)中SFDR的影響因素分析

在ADC中，SFDR指載波頻率(最大信號(hào)成分)的均方根(RMS)幅度與次最大噪聲成分或諧波失真成分的RMS值之比。SFDR是由系統(tǒng)動(dòng)態(tài)范圍決定的，如果輸入信號(hào)超出了 ADC本身的線性度，則會(huì)嚴(yán)重影響動(dòng)態(tài)范圍，而限制系統(tǒng)動(dòng)態(tài)范圍的最大限制因素通常是二次和三次諧波失真[1]。

電路設(shè)計(jì)中，常規(guī)ADC 前端及外圍模塊組成如圖1所示，模擬信號(hào)從SMA接插件輸入后，經(jīng)過(guò)差分驅(qū)動(dòng)電路轉(zhuǎn)為差分信號(hào)進(jìn)入ADC，采樣處理后輸出數(shù)字信號(hào)。電源的噪聲和紋波，采樣時(shí)鐘的抖動(dòng)和諧波以及前端電路設(shè)計(jì)中產(chǎn)生的失衡等都會(huì)影響SFDR性能。

圖1 ADC前端及外圍模塊組成

1.1 電源

ADC的供電一般分?jǐn)?shù)字和模擬的部分，電壓種類相對(duì)繁多。電源產(chǎn)生的噪聲頻率和紋波必定會(huì)存在，影響ADC的SFDR性能。本設(shè)計(jì)中輸入為+12 V,先由開(kāi)關(guān)電源轉(zhuǎn)化為較低電壓，再選用紋波更低的線性電源芯片產(chǎn)生相應(yīng)的電壓，電源布局遠(yuǎn)離模擬部分，同時(shí)做好電源管腳的濾波設(shè)計(jì)。

1.2 采樣時(shí)鐘

采樣時(shí)鐘的質(zhì)量好壞直接會(huì)影響到 ADC性能，相位抖動(dòng)是時(shí)鐘的一個(gè)重要指標(biāo)。時(shí)鐘的抖動(dòng)是指時(shí)鐘編碼過(guò)程中采樣間的不一致性，會(huì)導(dǎo)致模擬輸入信號(hào)的實(shí)際采樣時(shí)間的不確定，影響采樣輸出頻譜上的寬帶噪聲，從而降低 ADC 的噪聲基底性能[2]。采樣時(shí)鐘的抖動(dòng)一定會(huì)帶來(lái)信噪比的降低，還會(huì)產(chǎn)生干擾雜散，從而影響ADC的SFDR指標(biāo)。

本設(shè)計(jì)中采用TI的ADC12D1000芯片，采樣時(shí)鐘為1 GHz，在輸入信號(hào)為1 500～2 000 MHz時(shí)，比如要求有效位數(shù)在8以上，根據(jù)以下公式可以推算出系統(tǒng)抖動(dòng)的要求：

(1)

式中:tj表示系統(tǒng)抖動(dòng);Vin為輸入信號(hào)的峰峰值;VFSR為ADC最大量程;N為有效位數(shù);Fin為模擬輸入最大信號(hào)頻率。

系統(tǒng)抖動(dòng)主要由時(shí)鐘抖動(dòng)和孔徑抖動(dòng)造成，其關(guān)系式為：

(2)

式中：tck表示時(shí)鐘抖動(dòng)；taj表示ADC本身的孔徑抖動(dòng)。

手冊(cè)上可查詢ADC本身的孔徑抖動(dòng)taj=0.2 ps。根據(jù)公式(2)可以算出時(shí)鐘抖動(dòng)tck最大不能超過(guò)0.23 ps，如果要求更高的有效位數(shù)，則要求時(shí)鐘抖動(dòng)得更小。因此需要對(duì)時(shí)鐘芯片進(jìn)行嚴(yán)格選型，選擇時(shí)鐘抖動(dòng)性能符合系統(tǒng)設(shè)計(jì)的時(shí)鐘芯片，盡可能降低系統(tǒng)的時(shí)鐘抖動(dòng)。

1.3 前端電路

為了具有良好的共模噪聲抑制能力，高速ADC一般采用差分輸入結(jié)構(gòu)。如圖2所示，前端電路并不是點(diǎn)對(duì)點(diǎn)的簡(jiǎn)單鏈路，前端電路包括SMA連接器、差分驅(qū)動(dòng)電路、阻容網(wǎng)絡(luò)以及傳輸線等。傳輸路徑阻抗不連續(xù)和元件本身特性帶來(lái)的失衡都會(huì)造成信號(hào)失真，從而影響ADC的SFDR 性能。

圖2 ADC前端原理圖

2 ADC前端電路設(shè)計(jì)

在采樣率較高時(shí)，一般選擇巴倫系統(tǒng)作為前端驅(qū)動(dòng)器，能夠更好地保持SNR和SFDR性能。本設(shè)計(jì)中，前端電路原理設(shè)計(jì)如圖2所示，信號(hào)從SMA接插件進(jìn)來(lái)后經(jīng)過(guò)巴倫轉(zhuǎn)成差分信號(hào)，再經(jīng)過(guò)電容耦合后進(jìn)入ADC。

巴倫選擇主要考慮插入損耗、反射損耗、相位不平衡度、幅度不平衡度這幾個(gè)技術(shù)參數(shù)。不同廠家、不同型號(hào)的指標(biāo)均不一樣，比如本次選用Mini公司的TC1-1-13 M，如表1所示，在不同頻點(diǎn)各項(xiàng)技術(shù)參數(shù)存在明顯差異，因此在巴倫選擇的時(shí)候需要結(jié)合信號(hào)輸入要求綜合考慮巴倫型號(hào)。

2.1 阻抗不連續(xù)帶來(lái)失衡

本次設(shè)計(jì)中，阻抗按照單端50 Ω、差分100 Ω來(lái)設(shè)計(jì)。從表1可以看到，巴倫的插入損耗和回波損耗隨頻率而改變，這會(huì)影響整個(gè)鏈路的阻抗。

插入損耗指信號(hào)輸入時(shí)引起的損耗，具體為信號(hào)輸入前后功率之比，計(jì)算公式如下：

表1 TC1-1-13 M的技術(shù)參數(shù)

(3)

式中：IL表示插入損耗；Z2表示實(shí)際阻抗；Z1表示理想阻抗。

比如輸入信號(hào)在1 500～2 000 Hz時(shí)，LI在1 dB左右，Z1=50 Ω，可計(jì)算出Z2=56 Ω。

回波損耗指入射功率與反射功率之比：

(4)

式中：LR表示回波損耗；Z2表示輸入端實(shí)際阻抗；Z1表示理想阻抗。

比如輸入信號(hào)在1 500～2 000 Hz時(shí)，LR值在16 dB左右，Z1=50 Ω，可計(jì)算出Z2=36 Ω，選取的巴倫電壓為1∶1，那差分端的阻抗為72 Ω。

同時(shí)前端SMA接插件的插入損耗和回波損耗、器件焊盤與傳輸線寬度的差別，都會(huì)造成阻抗不匹配，不可避免會(huì)帶來(lái)信號(hào)失真的問(wèn)題，從而降低SFDR的性能。因此在設(shè)計(jì)中，首先選擇特性較好的SMA接插件，權(quán)衡各方面選擇合適的巴倫，然后在布局時(shí)器件都在一面，傳輸線走表層，減少過(guò)孔的存在，盡量保證阻抗的連續(xù)性。比如采用隔層參考的方式，來(lái)使焊盤處的阻抗接近50 Ω。

2.2 信號(hào)相位不平衡

理想差分信號(hào)輸出情況為：

Vout+=k1(Vin)+k2(Vin)2+

k3(Vin)3+…

(5)

Vout-=k1(-Vin)+k2(-Vin)2+

k3(-Vin)3+…

(6)

Vout+-VOUT-=2k1(Vin)+

2k3(Vin)3+…

(7)

理想情況下，式(7)中不存在偶次諧波，但實(shí)際情況卻是非理想的，2路信號(hào)存在相位的不平衡，這樣式(5)～(6)就會(huì)產(chǎn)生偶次諧波[3]。信號(hào)經(jīng)巴倫差分轉(zhuǎn)換時(shí)，由于自身特性會(huì)產(chǎn)生不平衡(如圖3所示)，差分對(duì)的一端會(huì)比另一端提前。

圖3 巴倫信號(hào)轉(zhuǎn)換示意圖

比如本設(shè)計(jì)中主要采集1 500～2 000 MHz的信號(hào)，從圖3中看出巴倫自身相位不平衡度在0.89～1.28°。同時(shí)，差分信號(hào)在傳輸過(guò)程中也會(huì)帶來(lái)相位的失衡。產(chǎn)生的相位不平衡會(huì)導(dǎo)致基波信號(hào)諧波功率增加，從而惡化SFDR的性能。因此，必須根據(jù)輸入要求，選取適合的巴倫，同時(shí)電容前后的差分傳輸線必須嚴(yán)格等長(zhǎng)，盡量降低相位的不平衡。

2.3 信號(hào)幅度不平衡

差分信號(hào)采集系統(tǒng)前端的另一不平衡是信號(hào)幅度不平衡，比如表1中，巴倫幅度不平衡度在不同的頻點(diǎn)也不同，1 500～2 000 MHz的信號(hào)幅度失衡大概在0.29 dB～0.71 dB。另外傳輸路徑上的阻抗不連續(xù)和電容失真等問(wèn)題也會(huì)造成信號(hào)的失真，導(dǎo)致幅度不平衡變大。這會(huì)在后期快速傅里葉變換(FFT)計(jì)算SFDR值的過(guò)程中減小基波信號(hào)的全功率，從而降低 SFDR的dBc值。

圖4 I通道寄存器的位描述

圖5 I通道寄存器優(yōu)化前后SFDR結(jié)果對(duì)比圖

但是相對(duì)相位不平衡度而言，幅度不平衡度帶來(lái)的影響較小，而且在后期軟件中，通過(guò)寄存器優(yōu)化，幅度問(wèn)題也相對(duì)便捷。比如，本次設(shè)計(jì)的ADC12D1000的I通道可通過(guò)SPI接口對(duì)寄存器調(diào)整ADC的幅度平衡度(如圖4所示，可通過(guò)寄存器最多調(diào)整45 mV的偏置，并可以通過(guò)OS位進(jìn)行正負(fù)調(diào)整。

優(yōu)化后的結(jié)果如圖5所示，利用寄存器調(diào)整采樣信號(hào)的幅度偏置。同一個(gè)頻率點(diǎn)，相同輸入功率下，采樣結(jié)果提高了2 dB。

3 結(jié)束語(yǔ)

本文結(jié)合具體電路設(shè)計(jì)，重點(diǎn)分析了ADC前端電路設(shè)計(jì)對(duì)SFDR的影響，并根據(jù)分析結(jié)果對(duì)器件進(jìn)行了選型以及對(duì)電路設(shè)計(jì)提出了要求，同時(shí)后期通過(guò)軟件優(yōu)化提高了SFDR性能，對(duì)ADC的前端設(shè)計(jì)有一定的借鑒意義。