李海華,薛焱文,萬 晶,梁曉新

(1．中國科學(xué)院微電子研究所，北京100029；2.中國農(nóng)業(yè)大學(xué)，北京100083)

0 引言

III-IV族材料在高功率、低噪聲以及低損耗等應(yīng)用場合有著廣泛的應(yīng)用空間[1-2]。在射頻終端功率放大器設(shè)計領(lǐng)域中，砷化鎵工藝是主流的設(shè)計工藝，并擁有廣泛的應(yīng)用前景[3]。砷化鎵工藝經(jīng)過多年的長足發(fā)展，于20世紀80年代，發(fā)展出了基于砷化鎵襯底的異質(zhì)結(jié)材料體系。目前，InGaP/GaAs異質(zhì)結(jié)體系已經(jīng)得到了大規(guī)模商業(yè)化運用。

InGaP/GaAs HBT器件中的InGaP 鈍化層能有效抑制基區(qū)表面電流的復(fù)合，提高器件直流增益，改善器件的射頻微波特性?；贗nGaP/GaAs工藝的HBT器件[1]非常適用于高功率、高效率和高線性度的功率放大器設(shè)計。近年來，出現(xiàn)了許多采用InGaP/GaAs HBT工藝設(shè)計實現(xiàn)的功率放大器芯片電路[3-12]，在電路寄生消除[4]、線性度提升[5-6,9,11-12]和穩(wěn)定性提升[7]領(lǐng)域取得突破性進展，但對功率放大器效率提升的研究則較少，其中文獻[3，10] 采用了諧波抑制的方式來提升功率放大器的效率，文獻[8]則采用DPD技術(shù)來提升功率放大器的效率，這些效率提升技術(shù)都會進一步增加芯片的設(shè)計復(fù)雜度和面積。

在一般設(shè)計中，為了實現(xiàn)功率放大器的高功率輸出，會利用功率合成器進行功率合成，常用的功率合成器有威爾金森功率合成器，然而功率合成器會占用大量的芯片面積；同時復(fù)雜的功率合成器布線也會帶來損耗，影響功率合成效率。

本文對功率合成器電路和功放單元進行了改進，設(shè)計了由預(yù)匹配電容、基極穩(wěn)流電阻(Base Ballasting Resistor)和晶體管組成基本功放單元，一方面解決了晶體管穩(wěn)定性差的問題，另一方面通過預(yù)匹配，使晶體管阻抗匹配的難度下降。對于功率合成器電路摒棄了多級威爾金森功率合成形式，采用直連形式減小了傳輸損耗，實現(xiàn)了大功率輸出的同時得到了較高的效率。

1 電路結(jié)構(gòu)與分析

在高輸出功率、高效率的功率放大器芯片設(shè)計中，晶體管的選取和布局是設(shè)計成敗的關(guān)鍵。本節(jié)對晶體管面積進行分析計算，并提出一種高穩(wěn)定性、高功率和高效率的輸出級版圖布局設(shè)計。

1.1 晶體管面積計算

本功率放大器芯片的設(shè)計目標是實現(xiàn)36 dBm的輸出功率。設(shè)計采用負載線理論對晶體管的輸出功率進行預(yù)估。根據(jù)負載線理論，晶體管的最大可輸出功率由供電電壓以及晶體管最大電流決定，因此最大可輸出功率可由集電極最大電壓擺幅以及最大電流值計算得出。

(1)

式(1)可求解晶體管的輸出功率Pout，其中Vdc，Idc為輸出的交流電壓與電流，考慮到膝點電壓(Vknee)的影響，求解時應(yīng)減去膝點電壓(Vknee≈0.5 V)。

(2)

(3)

式(2)中，Nc為功率放大器設(shè)計效率值，其中VDC，IDC為漏極靜態(tài)偏置電壓與電流，用來求解靜態(tài)功耗PDC。根據(jù)集電極最大電流密度(Je=0.2 mA/μm2)、預(yù)估效率(Nc=50%)、交流總功率PDC和輸出功率Pout，由此可得晶體管面積如式(3)所示。

然而，需要注意的是，以上公式僅可用于推算線性輸出功率，不能計算功率壓縮的情況。根據(jù)設(shè)計經(jīng)驗，飽和輸出功率一般比線性功率大2～3 dBm。鑒于要求的輸出功率為36 dBm，故將線性輸出功率設(shè)定為33 dBm。

1.2 輸出級版圖布局設(shè)計

為獲得高輸出功率，需要輸出級具有更大柵面積。實現(xiàn)大柵面積的方法有兩種：一是使用單個大柵寬晶體管；二是將多個小柵寬晶體管進行功率合成。使用單個大柵寬晶體管進行設(shè)計的話，源、負載阻抗小，阻抗匹配難度大，且功率放大器的效率低下，被絕大多數(shù)設(shè)計摒棄。而利用常規(guī)威爾金森功率合成器將數(shù)個晶體管進行功率合成，將占用大量的芯片面積；同時隨著晶體管數(shù)目增加，其設(shè)計難度呈幾何級數(shù)上升，復(fù)雜的功率合成器布線也會帶來損耗，影響功率合成效率，如圖1所示。

圖1 常規(guī)威爾金森功率合成器Fig.1 Conventional wilkinson power combiner

針對上述問題，本文利用并聯(lián)功率合成的原理，對功率合成電路進行改進，如圖2所示。將多個小柵寬晶體管并聯(lián)，結(jié)合穩(wěn)定網(wǎng)絡(luò)與預(yù)匹配網(wǎng)絡(luò)形成一個基本功放單元，如圖3所示。穩(wěn)定網(wǎng)絡(luò)由基極穩(wěn)流電阻(Base Ballasting Resistor)構(gòu)成，預(yù)匹配網(wǎng)絡(luò)由電容構(gòu)成。多組基本功放單元直接并聯(lián)合成實現(xiàn)大功率輸出，沒有復(fù)雜龐大的威爾金森功率合成器電路網(wǎng)絡(luò)，使得電路損耗降低，功放輸出功率和效率大大提升。功放單元根據(jù)輸入、輸出以及偏置端口的對稱性進行布局，圖2中16組基本功放單元組成一個中型功放單元，此功放單元根據(jù)功率需求，可橫向進行進一步拓展，實現(xiàn)更大功率的輸出。

圖2 16管中型功放單元Fig.2 16 tube medium power amplifier unit

圖3 基本功放單元Fig.3 Basic amplifier unit

基極穩(wěn)流電阻的優(yōu)勢是可以提高電路穩(wěn)定性，抑制芯片自熱效應(yīng)，其劣勢是會降低功率放大器的增益，但同時可以加大源、負載阻抗值，減小阻抗匹配網(wǎng)絡(luò)的設(shè)計難度。在本設(shè)計中，每兩個30 μm柵寬的晶體管共用一個基極穩(wěn)流電阻，取值可以適當(dāng)小，本設(shè)計中取值5 Ω。

各個基本功放單元還在基極穩(wěn)流電阻之前加入了匹配電容，利用電容組成的預(yù)匹配網(wǎng)絡(luò)在基本功放單元中預(yù)先進行阻抗匹配，進一步減小了整個功放單元的匹配難度。

2 版圖與聯(lián)合仿真結(jié)果

圖4為本功率放大器芯片的原理圖。圖中框線內(nèi)為芯片設(shè)計，其余部分為片外匹配設(shè)計。

圖4 本文的功率放大器原理圖Fig.4 Schematic diagram of the power amplifier in this article

根據(jù)式(1)～式(3)分別對功率放大器的三級管芯面積進行推算，如表1所示。通過計算輸出級功率放大器的管芯面積需大于4 000 μm2。最終設(shè)計實現(xiàn)的功率放大器版圖如圖5所示，芯片面積僅有0.9 mm×0.7 mm。

表1 各級晶體管面積計算分析值Tab.1 Calculation and analysis value of transistor area at all levels

圖5 功率放大器版圖Fig.5 Power amplifier layout

版圖繪制完后將進行有源無源聯(lián)合后仿真，本設(shè)計的后仿真流程為：① 將版圖設(shè)計中有源元器件去除，并于相應(yīng)位置增添電磁場仿真端口；② 利用ADS中Momentum仿真引擎，對版圖無源部分在ADS中進行電磁場仿真；③ 將獲得的無源模塊仿真結(jié)果與有源器件模型進行聯(lián)合仿真；④ 根據(jù)仿真結(jié)果進行調(diào)試。如圖6所示，圖中點線區(qū)域即為無源模塊電磁仿真后建立的無源模塊模型，模型中既有與有源器件互聯(lián)的內(nèi)部接口，也有與供電、片外匹配以及輸入/輸出端口相接的外部接口，其中第一級與第二級共用偏置VBias2，第三級單獨使用偏置VBias1。

圖6 無源模塊與有源器件聯(lián)合后仿真Fig.6 Jointsimulation of passive module and active device

本功率放大器的S參數(shù)仿真結(jié)果如圖7所示。在1 650 MHz工作頻率，其小信號增益可達43.5 dB，其輸入輸出回波為-13 dB。穩(wěn)定因子K在全頻帶內(nèi)遠大于1，具有良好的穩(wěn)定性。

對功率放大器的飽和輸出功率進行掃描，如圖8和圖9所示。本功率放大器在1 650 MHz工作頻率，功率附加效率(PAE)大于53.8%；實現(xiàn)了高效率。飽和輸出功率(Psat)大于36 dBm，實現(xiàn)了高輸出功率。

圖7 S參數(shù)仿真結(jié)果Fig.7 S-parameter simulation results

圖8 飽和輸出功率、功率增益以及效率仿真結(jié)果Fig.8 Saturated output power,power gain and efficiency simulation results

圖9 輸入功率vs輸出功率仿真結(jié)果Fig.9 Input power vs output power simulation results

圖10為本功率放大器設(shè)計的諧波抑制性能。本功率放大器設(shè)計的二次諧波抑制比小于-40 dBc，3,4,5次諧波抑制比均大于-65 dBc，具有相對良好的諧波抑制特性。同工藝下與本設(shè)計頻率接近的功放性能對比，本功率放大器芯片具有相對良好的性能，具有廣闊的應(yīng)用空間，如表2所示。

圖10 諧波抑制特性仿真結(jié)果Fig.10 Harmonic suppression characteristics simulation results

表2 本文與其他InGaP/GaAs HBT功率放大器對比Tab.2 Amplifier in this paper is compared with other InGaP/GaAs HBT power amplifiers

3 結(jié)論

本文設(shè)計實現(xiàn)了一款基于InGaP/GaAs HBT工藝的L波段高功率高效率功率放大器芯片。該功率放大器利用預(yù)匹配電容與基極穩(wěn)流電阻對功率放大器的基本功率單元進行設(shè)計，并對晶體管功率合成器電路進行了改進。設(shè)計實現(xiàn)的功率放大器具有高穩(wěn)定性、高輸出功率和高效率的特點。根據(jù)仿真結(jié)果，在工作頻率1 650 MHz處，本設(shè)計可實現(xiàn)53.8%的高效率以及36 dBm高輸出功率。本功率放大器可獲得高達43.5 dB的增益且保持全頻帶穩(wěn)定。芯片設(shè)計緊湊，面積僅為0.9 mm×0.7 mm。