單彥虎，張晉頊，任勇峰，武慧軍

(中北大學(xué)電子測(cè)試技術(shù)國(guó)家重點(diǎn)實(shí)驗(yàn)室，山西太原 030051)

0 引言

圖像數(shù)據(jù)的采集與處理在航天測(cè)試領(lǐng)域中發(fā)揮著重要作用。CameraLink接口作為高速相機(jī)最主要的標(biāo)準(zhǔn)接口之一，它的出現(xiàn)使得高速圖像源數(shù)據(jù)和圖像采集裝置之間的速度得到匹配。目前多采用串并轉(zhuǎn)換芯片組成的多種驅(qū)動(dòng)器和接收器來(lái)實(shí)現(xiàn)CameraLink接口，通過(guò)CameraLink接口接收兩路圖像數(shù)據(jù)至少需要兩塊接口芯片，需要占據(jù)PCB較大的面積，由于FPGA需要接收28位并行數(shù)據(jù)所以占用了大量布線面積以及IO口資源，同時(shí)傳輸數(shù)據(jù)的速率也受轉(zhuǎn)換芯片的限制。但是使用這種方法可以減小主控芯片對(duì)CameraLink接口數(shù)據(jù)的編解碼壓力，一定程度上降低了接口開(kāi)發(fā)的難度。因此，這也是目前應(yīng)用最廣泛的CameraLink接口實(shí)現(xiàn)方法[1-3]。為了適應(yīng)圖像采集裝置小型化低成本的開(kāi)發(fā)要求，本設(shè)計(jì)提出采用CameraLink接口實(shí)現(xiàn)方案，在FPGA內(nèi)部的Select IO IP核源碼的基礎(chǔ)上，對(duì)IP核源碼進(jìn)行適當(dāng)更改，實(shí)現(xiàn)了一種基于FPGA內(nèi)部原語(yǔ)的CameraLink接口的實(shí)現(xiàn)方法[4]，速率可達(dá)192 MB/s，其中有效數(shù)據(jù)速率達(dá)110 MB/s。

1 設(shè)計(jì)方案

1.1 總體方案

本設(shè)計(jì)基于主控芯片F(xiàn)PGA，在不通過(guò)CameraLink串轉(zhuǎn)并芯片的情況下直接接收帶有編幀格式LVDS數(shù)據(jù)，完成更高速率、無(wú)誤碼的傳輸。數(shù)據(jù)流從FPGA的IO口到FIFO緩存的實(shí)現(xiàn)過(guò)程如圖1所示。

圖1 圖像數(shù)據(jù)流框圖

1.2 CameraLink接口接收端的FPGA實(shí)現(xiàn)

CameraLink接口的數(shù)據(jù)傳輸基礎(chǔ)就是低壓差分信號(hào)(LVDS)形式傳輸。完整的CameraLink接口至少應(yīng)該包含1對(duì)TX端和RX端(發(fā)送端和接收端)。發(fā)送端采用3.5 mA的恒流源發(fā)送數(shù)據(jù)，在接收端口處差分端串接1個(gè)100 Ω電阻，將電流形式的數(shù)據(jù)傳輸轉(zhuǎn)換為低壓差分電壓。發(fā)送端通過(guò)改變電流流向控制接收端電壓極性，從而控制接收端的邏輯“0”和“1”。RX端接收5路LVDS信號(hào)，其中4路為串行數(shù)據(jù)流和1路為專用串行時(shí)鐘流。接收端的主要功能是將串行數(shù)據(jù)單端信號(hào)按照解串比為1∶7進(jìn)行解串，將這5條LVDS信號(hào)還原為28路并行的單端數(shù)據(jù)信號(hào)以及1路伴隨時(shí)鐘的單端信號(hào)[5]。

FPGA內(nèi)含豐富的原語(yǔ)和專業(yè)IP核可以將FPGA的IO例化為多種形式的電平接口。例如本設(shè)計(jì)選用的主控芯片Spartan-6 FPGA，通過(guò)配置它內(nèi)部SelectIO IP核可以將FPGA的IO引腳匹配為差分引腳，并且通過(guò)設(shè)置IP核的一些基本參數(shù)就可以將5對(duì)差分對(duì)配置為符合CameraLink接口標(biāo)準(zhǔn)的電氣接口。此設(shè)計(jì)通過(guò)調(diào)用FPGA內(nèi)核，配置IO引腳為差分模式，實(shí)現(xiàn)CameraLink接口，用來(lái)接收發(fā)送端的5路LVDS信號(hào)。內(nèi)部原理框圖如圖2所示。

圖2 FPGA內(nèi)部串轉(zhuǎn)并原理框圖

2 數(shù)據(jù)接收端控制邏輯

2.1 約定數(shù)據(jù)格式

本文采用圖像標(biāo)準(zhǔn)卡作為圖像數(shù)據(jù)源。標(biāo)準(zhǔn)卡基于PCI設(shè)計(jì)，此卡作用除了產(chǎn)生特定格式數(shù)據(jù)源外還包括后期數(shù)據(jù)的回讀與回讀數(shù)據(jù)的校驗(yàn)[6-7]。約定圖像數(shù)據(jù)傳輸格式為1 024×1 024如表1所示。數(shù)據(jù)源通過(guò)Camera Link接口并轉(zhuǎn)串芯片按數(shù)據(jù)格式發(fā)送數(shù)據(jù)。

表1 數(shù)據(jù)格式

2.2 數(shù)據(jù)接收邏輯

CameraLink標(biāo)準(zhǔn)規(guī)定將28位的數(shù)據(jù)信號(hào)中的4位用作同步信號(hào)，保證高速傳輸模式下數(shù)據(jù)能正確接收，這4位信號(hào)中有1位保留信號(hào)，其余3位信號(hào)定義為幀同步信號(hào)(FVAL)、行同步信號(hào)(LVAL)、數(shù)據(jù)有效信號(hào)(DVAL)。當(dāng)發(fā)送新一幀數(shù)據(jù)時(shí)首先將FVAL拉高表示一幀數(shù)據(jù)即將發(fā)送，然后將LVAL拉高則表示相機(jī)要發(fā)送一行有效數(shù)據(jù)，當(dāng)FVAL和LVAl同時(shí)為高后DVAL只要為高即表示有相機(jī)發(fā)送有效數(shù)據(jù)[8]。

由于有效像素?cái)?shù)據(jù)為16 bit，設(shè)計(jì)的Camera Link接收模塊解串出來(lái)的數(shù)據(jù)位28 bit，因此需要剔除28 bit數(shù)據(jù)中的無(wú)效數(shù)據(jù)位。Camera Link標(biāo)準(zhǔn)中規(guī)定3個(gè)PORT的像素?cái)?shù)據(jù)信號(hào)與4 bit使能信號(hào)與28 bit TX端接口位映射關(guān)系如表2所示。28-bit數(shù)據(jù)位置映射如圖3所示，其中“RxIOclk”為對(duì)像素時(shí)鐘“RxCLK IN”的解碼時(shí)鐘，芯片內(nèi)部根據(jù)該時(shí)鐘對(duì)串行數(shù)據(jù)進(jìn)行采樣。同時(shí)根據(jù)Camera Link接口標(biāo)準(zhǔn)16 bit像素?cái)?shù)據(jù)占用PORTA和PORTB兩個(gè)PORT，結(jié)合表2，接收的27位數(shù)據(jù)中的低16位即為16 bit的有效像素?cái)?shù)據(jù)，同時(shí)高3位為視頻圖像數(shù)據(jù)的同步信息位。

圖3 28-bit數(shù)據(jù)位置映射圖

表2 28-bit TX端口與PORT的映射

數(shù)據(jù)傳輸速率較快，在對(duì)圖像數(shù)據(jù)接收時(shí)，主要依靠FVAL、LVAL、DVAL 3個(gè)信號(hào)對(duì)數(shù)據(jù)圖像數(shù)據(jù)進(jìn)行接收。數(shù)據(jù)接收邏輯時(shí)鐘采用55 MHz，該時(shí)鐘使用經(jīng)BUFG輸出的Gclk，數(shù)據(jù)在Gclk的上升沿由Camera Link接收模塊輸出，為了保證數(shù)據(jù)的準(zhǔn)確性，數(shù)據(jù)接收模塊在時(shí)鐘Gclk的下降沿對(duì)數(shù)據(jù)進(jìn)行接收。采用BUFPLL的LOCKOUT引腳作為數(shù)據(jù)接收模塊的復(fù)位信號(hào)，當(dāng)LOCKOUT輸出為高時(shí)表示時(shí)鐘已經(jīng)同步。采用單位傳輸速率(signal data rate,SDR)模式，在55 MHz時(shí)鐘下有效像素傳輸速率可達(dá)110 MHz/s，圖4為SDR模式下數(shù)據(jù)與時(shí)鐘的對(duì)應(yīng)關(guān)系。圖5為數(shù)據(jù)接收模塊接收一行數(shù)據(jù)的邏輯實(shí)現(xiàn)流程圖。在進(jìn)行數(shù)據(jù)接收時(shí)需要依靠行同步和幀同步信號(hào)，由圖6可知當(dāng)幀同步信號(hào)由低變高時(shí)表示數(shù)據(jù)新一幅圖像開(kāi)始傳輸，沒(méi)有數(shù)據(jù)同步信號(hào)，當(dāng)行同步信號(hào)由低變高的上升沿即開(kāi)始新一行數(shù)據(jù)傳輸。接收到數(shù)據(jù)后需要對(duì)數(shù)據(jù)進(jìn)行編幀便于數(shù)據(jù)存儲(chǔ)和分析，根據(jù)設(shè)計(jì)需求如表3所示幀結(jié)構(gòu)，其中幀頭用于開(kāi)始新一幅圖像，幀計(jì)數(shù)用于計(jì)算圖像幅數(shù)，數(shù)據(jù)校驗(yàn)和用來(lái)后期數(shù)據(jù)處理時(shí)校驗(yàn)每一幅圖像中是否有誤碼丟數(shù)情況。

圖4 SDR模式時(shí)序圖

圖5 數(shù)據(jù)接收流程

圖6 Camera Link接口時(shí)序需求

表3 數(shù)據(jù)編幀結(jié)構(gòu)

3 接口邏輯功能仿真

本設(shè)計(jì)Camera Link數(shù)據(jù)接收采用SDR接收模式。當(dāng)數(shù)據(jù)流的變化頻率和對(duì)應(yīng)時(shí)鐘的變化頻率相同時(shí)稱為單倍傳輸速率(signal data rate,SDR)模式，每個(gè)數(shù)據(jù)位均在時(shí)鐘的上升沿(或者下降沿)時(shí)變化[9]。SDR模式下通過(guò)時(shí)鐘的上升沿和下降沿可以比較精確的控制采樣點(diǎn)落到數(shù)據(jù)保持時(shí)間的中部，邏輯實(shí)現(xiàn)相對(duì)復(fù)雜，對(duì)數(shù)據(jù)的建立時(shí)間要求較低。采用FPGA中的PLL和BUFPLL實(shí)現(xiàn)對(duì)像素時(shí)鐘的倍頻和同步。圖2 Camera Link接收端FPGA實(shí)現(xiàn)原理框圖中像素時(shí)鐘CLKpixel首先經(jīng)過(guò)延時(shí)模塊平衡掉7位數(shù)據(jù)深度的延時(shí)后輸入PLL。PLL的只輸出2個(gè)時(shí)鐘信號(hào)，一個(gè)是對(duì)CLKpixel進(jìn)行7倍頻得到PLL_clk用于數(shù)據(jù)和時(shí)鐘解串，另一個(gè)經(jīng)BUFG后作為全局時(shí)鐘Gclk。當(dāng)PLL用于數(shù)據(jù)接收時(shí)必須使能反饋時(shí)鐘CLKfb引腳，CLKfb是ISSERDES的時(shí)鐘反饋引腳的輸出時(shí)鐘輸出后經(jīng)BUFIOFB原語(yǔ)轉(zhuǎn)換后輸入，這種機(jī)制可以保證進(jìn)行倍頻后的時(shí)鐘PLL_clk和原始輸入的時(shí)鐘CLKpixel保持相位相同。為了便于分析，采用28Bit獨(dú)熱碼作為數(shù)據(jù)源激勵(lì)對(duì)Camera link接口進(jìn)行仿真。圖7為仿真波形截圖(沒(méi)有執(zhí)行PORT映射等操作)。根據(jù)仿真波形截圖，容易分析出接口邏輯滿足設(shè)計(jì)需求。

圖7 FPGA實(shí)現(xiàn)CameraLink接口接收端仿真波形圖

4 試驗(yàn)驗(yàn)證

測(cè)試時(shí)將標(biāo)準(zhǔn)卡安裝在CPCI機(jī)箱上，模擬圖像數(shù)據(jù)通過(guò)2 m電纜發(fā)送至接收單元。作為圖像數(shù)據(jù)源，標(biāo)準(zhǔn)卡按照表1通過(guò)DS90285芯片發(fā)送數(shù)據(jù)。接收數(shù)據(jù)后，讀取并校驗(yàn)數(shù)據(jù)的準(zhǔn)確性，發(fā)現(xiàn)數(shù)據(jù)出現(xiàn)誤碼。查看回讀后的原始數(shù)據(jù)發(fā)現(xiàn)：數(shù)據(jù)行計(jì)數(shù)低二位數(shù)據(jù)容易出現(xiàn)錯(cuò)誤(如圖8行計(jì)數(shù)0C錯(cuò)接為0E)?？紤]到數(shù)據(jù)衰減，改用0.4 m電纜傳輸，數(shù)據(jù)沒(méi)有出現(xiàn)誤碼。分析長(zhǎng)線衰減程度：通過(guò)示波器抓取并比對(duì)發(fā)送端及接收端數(shù)據(jù)波形，接收端數(shù)據(jù)雖然衰減但仍然在LVDS信號(hào)協(xié)議可接受范圍(250～450 mV)(量取的接收端差分電壓如表4所示)，從而確定長(zhǎng)線衰減不為主要原因。

圖8 數(shù)據(jù)錯(cuò)誤示意圖

表4 接收端差分電壓

在抓取接收端數(shù)據(jù)波形時(shí)發(fā)現(xiàn)有頻率約為400 kHz的干擾信號(hào)一直存在?？紤]到是由于開(kāi)關(guān)電源引起的干擾，量取DC/DC電源殼地間發(fā)現(xiàn)如圖9所示干擾，從波形圖中可以看出干擾峰峰值接近1.8 V，頻率大約為420 kHz，從而定位干擾源為DC/DC電源。在DC/DC接殼引腳與信號(hào)地間串接103電容，削弱干擾。量取干擾源波形如圖10，幅值被削弱。使用2 m電纜測(cè)試，數(shù)據(jù)無(wú)誤。驗(yàn)證了此次接口設(shè)計(jì)的可行性。

圖9 DC/DC電源殼地間干擾

圖10 削弱后的DC/DC電源殼地間干擾

5 結(jié)論

本次設(shè)計(jì)使用FPGA內(nèi)部原語(yǔ)ISERDES和OSERDES實(shí)現(xiàn)了Camera Link接口數(shù)據(jù)的串并之間的相互轉(zhuǎn)換，利用VHDL語(yǔ)言設(shè)計(jì)了數(shù)據(jù)接收邏輯和編幀邏輯。本設(shè)計(jì)基于FPGA的CameraLink接口在55 MHz時(shí)鐘下實(shí)現(xiàn)110 MHz/s的數(shù)據(jù)接收。在FPGA的IO口短缺或是內(nèi)部資源足夠的情況下，完全可以使用原語(yǔ)編程代替串并轉(zhuǎn)換芯片實(shí)現(xiàn)CameraLink接口數(shù)據(jù)的串并轉(zhuǎn)換。