施揚(yáng)喜，趙利，梁儀慶，唐俏笑

（廣西精密導(dǎo)航技術(shù)與應(yīng)用重點(diǎn)實(shí)驗(yàn)室，桂林電子科技大學(xué)，桂林 541004）

0 引言

在無(wú)線(xiàn)通信系統(tǒng)中，接收信號(hào)容易受障礙物、發(fā)射機(jī)功率大小、發(fā)射機(jī)與接收機(jī)之間距離及接收機(jī)位置變化等多因素的影響[1]，使得天線(xiàn)接收到的信號(hào)強(qiáng)度出現(xiàn)較大的起伏變化，以致信號(hào)過(guò)小造成有用信號(hào)丟失，過(guò)大會(huì)過(guò)載失真，接收機(jī)可能無(wú)法正常解調(diào)信號(hào)，降低了接收機(jī)的性能。因此，為提高接收機(jī)信號(hào)接收及解調(diào)性能，接收機(jī)必須具有自動(dòng)增益（AGC）調(diào)控功能，隨輸入信號(hào)強(qiáng)度變化自動(dòng)調(diào)整，使輸出基帶信號(hào)強(qiáng)度穩(wěn)定在目標(biāo)閾值。

傳統(tǒng)的無(wú)線(xiàn)電接收機(jī)一般采用模擬射頻電路完成AGC 電路設(shè)計(jì)[1]，存在調(diào)試復(fù)雜、精度不高及控制不靈活等問(wèn)題。而在目前軟件無(wú)線(xiàn)電技術(shù)應(yīng)用的背景下，運(yùn)用數(shù)字信號(hào)處理技術(shù)在數(shù)字基帶完成數(shù)字AGC 的設(shè)計(jì)實(shí)現(xiàn)，具有調(diào)整靈活、穩(wěn)定性好，得到廣泛關(guān)注。

現(xiàn)有的數(shù)字AGC 算法往往采用非線(xiàn)性AGC 控制，算法復(fù)雜，需要通過(guò)ROM 存儲(chǔ)的相關(guān)參數(shù)查表來(lái)輸出控制數(shù)據(jù)，工程實(shí)現(xiàn)需要消耗較多硬件資源[2]，且與不同的射頻前端電路匹配性不好。本文采用軟件無(wú)線(xiàn)電設(shè)計(jì)思想，針對(duì)LMS6002D 射頻前端電路，在對(duì)射頻前端大量分析測(cè)試的基礎(chǔ)上，采用合適的信號(hào)處理算法，建立近似線(xiàn)性化的AGC 控制模型及控制機(jī)制，并在FPGA 基帶信號(hào)處理平臺(tái)上，設(shè)計(jì)完成相應(yīng)的AGC 功能，實(shí)現(xiàn)接收信號(hào)的高動(dòng)態(tài)和快速的AGC調(diào)整。

1 AGC信號(hào)處理算法的設(shè)計(jì)

接收信號(hào)的自動(dòng)增益控制AGC 采用閉環(huán)負(fù)反饋控制結(jié)構(gòu)[3]，實(shí)現(xiàn)信號(hào)電平幅值的自動(dòng)調(diào)整。結(jié)合采用LMS6002D 射頻前端電路的軟件無(wú)線(xiàn)電接收機(jī)的結(jié)構(gòu)，為了實(shí)現(xiàn)AGC 控制模型的線(xiàn)性化，采用幅值對(duì)數(shù)數(shù)字AGC 方法，AGC 信號(hào)處理算法結(jié)構(gòu)如圖1 所示。其中，f（t）為射頻前端電路下變頻后的中頻（或基帶）信號(hào)，I（n）、Q（n）為經(jīng)過(guò)基帶濾波和可編程增益放大等操作后作模數(shù)量化（ADC）處理得到的數(shù)字中頻（或基帶）信號(hào)。AGC 基帶信號(hào)處理算法是對(duì)I、Q 路數(shù)字采樣信號(hào)先做均值，后做平方和處理獲得基帶信號(hào)功率，再取對(duì)數(shù)運(yùn)算，從而獲得與接收信號(hào)功率具有近似線(xiàn)性關(guān)系的檢測(cè)信號(hào)。在建立相應(yīng)AGC 控制模型的基礎(chǔ)上，把檢測(cè)信號(hào)值與目標(biāo)閾值做差，并將差值量化后，作為調(diào)整功率因子A，動(dòng)態(tài)調(diào)整可編程放大器增益，以閉環(huán)負(fù)反饋的形式，周期性持續(xù)調(diào)整，實(shí)現(xiàn)AGC 功能。

圖1 數(shù)字AGC信號(hào)處理算法結(jié)構(gòu)框圖

為了提高AGC 的調(diào)整性能，使輸出信號(hào)更加平穩(wěn)，取I、Q 路的平均能量作為比較參數(shù)，即采樣N 點(diǎn)作均值處理。為了降低計(jì)算的復(fù)雜度，方便FPGA 算法的設(shè)計(jì)，首先分別對(duì)I、Q 作均值運(yùn)算，在作平方運(yùn)算，最后取對(duì)數(shù)，其基帶檢測(cè)信號(hào)功率y（n）計(jì)算為：

為了實(shí)現(xiàn)AGC 控制，需要設(shè)置控制參考閾值yref。當(dāng)y（n）＜yref時(shí)，需要增加射頻前端可編程放大器的增益。同樣地，當(dāng)y（n）＞yref時(shí)，需要降低射頻前端可編程放大器的增益。

為了運(yùn)算和控制方便，可以進(jìn)行如下操作。首先，按照式（2）計(jì)算誤差信號(hào)，用于確定相對(duì)于參考信號(hào)的信號(hào)增益誤差。然后，按照式（3）計(jì)算增益補(bǔ)償因子a（n），用于確定需要補(bǔ)償調(diào)整的增益值。其中，k 為控制模型的線(xiàn)性斜率值，c 為量化系數(shù)。

最后，按照式（4）調(diào)整可編程放大器增益。

由此，AGC 輸入端的信號(hào)fo（t）由下式（5），通過(guò)負(fù)反饋循環(huán)調(diào)整，實(shí)現(xiàn)AGC 控制功能。

2 AGC控制模型的建立

目前，F(xiàn)PGA 對(duì)AGC 數(shù)字化程序設(shè)計(jì)主要采用查表法來(lái)調(diào)整功率因子A，即作對(duì)數(shù)處理后的差值Δ 存入ROM 中，通過(guò)建立映射關(guān)系查找A，此類(lèi)方法需要消耗較多的硬件資源，并且調(diào)整的功率范圍越大及采集的數(shù)據(jù)量與ROM 的資源消耗成正比。為了提供控制效率，節(jié)約ROM 硬件資源，可以在對(duì)接收信號(hào)功率與檢測(cè)信號(hào)大小進(jìn)行大量測(cè)試和分析的基礎(chǔ)上，建立近似線(xiàn)性化的AGC 控制模型，來(lái)簡(jiǎn)化AGC 的設(shè)計(jì)與實(shí)現(xiàn)。

首先，確定射頻前端電路的ADC 變換器輸入信號(hào)的動(dòng)態(tài)范圍，通過(guò)實(shí)驗(yàn)測(cè)試分析，在合適的參數(shù)配置下，ADC 在輸入射頻信號(hào)功率為-58dBm 到-38dBm時(shí)，可以保證正常的工作狀態(tài)。然后，為了觀(guān)測(cè)輸入射頻信號(hào)x（n）功率與基帶檢測(cè)信號(hào)y（n）大小的關(guān)系，發(fā)射端信源可以逐次設(shè)置-58dm 到-38dBm 且間隔為1dBm 的傳輸信號(hào)。軟件無(wú)線(xiàn)電接收機(jī)經(jīng)饋線(xiàn)接收高頻測(cè)試信號(hào)，由射頻前端完成信號(hào)下變頻及模數(shù)轉(zhuǎn)換，分別得到I、Q 兩路數(shù)字中頻（基帶）信號(hào)，并送至FPGA信號(hào)處理器，完成對(duì)I、Q 信號(hào)的采集處理及提取。由此，可以通過(guò)Quartus II 13.0 的在線(xiàn)邏輯分析儀觀(guān)查并保存提取采樣信號(hào)數(shù)據(jù)，發(fā)射功率為-44dB 時(shí)，接收機(jī)獲得的I、Q 兩路數(shù)字中頻信號(hào)的采樣觀(guān)測(cè)信號(hào)如圖2所示。

圖2 I、Q采樣信號(hào)波形圖

同時(shí)，也可以生成數(shù)據(jù)文件，采用MATLAB R2016b 軟件處理，按照AGC 信號(hào)處理算法，由式（1）分別對(duì)這21 組采樣數(shù)據(jù)做均值、平方及取對(duì)數(shù)運(yùn)算，獲得到輸入信號(hào)功率與檢測(cè)信號(hào)功率關(guān)系曲線(xiàn)，如圖3所示。

圖3 輸入信號(hào)功率x（n）與檢測(cè)信號(hào)功率y（n）關(guān)系曲線(xiàn)

由圖3 可見(jiàn)，曲線(xiàn)呈近線(xiàn)性且均勻分布在斜率為k的斜線(xiàn)附近，其中，k=(ymax-ymin)/(xmax-xmin)，由此可以獲得近似線(xiàn)性化的AGC 控制關(guān)系。為獲得最大的線(xiàn)性控制范圍，選擇AGC 調(diào)整控制參考點(diǎn)為曲線(xiàn)中心位置（-44,134），即調(diào)整接收機(jī)輸出中頻信號(hào)檢測(cè)值穩(wěn)定在134 附近。由式（2-5）可建立AGC 控制的線(xiàn)性數(shù)學(xué)模型，如式（6）。

按照實(shí)驗(yàn)測(cè)試數(shù)據(jù)分析，上式中k 取值為2.2，yref取值為134。

3 AGC硬件結(jié)構(gòu)

軟件無(wú)線(xiàn)電接收機(jī)由數(shù)字基帶板（DSP+FPGA）和射頻前端（LMS6002D）兩部分組成[4]，可以采用已建立的AGC 控制模型和設(shè)計(jì)的信號(hào)處理算法，在軟件無(wú)線(xiàn)電接收機(jī)的FPGA 上完成AGC 硬件的設(shè)計(jì)[5]，AGC 硬件結(jié)構(gòu)如圖4 所示。其中，數(shù)字基帶板的FPGA 完成信號(hào)處理算法的運(yùn)算，并按照AGC 控制模型獲得需要調(diào)整的增益參數(shù)，通過(guò)SPI 接口快速反饋控制射頻前端LMS6002D 的增益放大器完成AGC 的功能。

現(xiàn)場(chǎng)可編程邏輯門(mén)陣列選用Altera 公司Cyclone II系列，型號(hào)為EP2C70F672 的FPGA 芯片，有豐富的門(mén)資源、運(yùn)算快、時(shí)序性強(qiáng)及低功耗等特點(diǎn)，滿(mǎn)足AGC 系統(tǒng)高動(dòng)態(tài)快速調(diào)節(jié)的要求，主要完成數(shù)據(jù)采集、基帶信號(hào)處理、射頻前端的通信配置等操作；射頻前端選用Lime 公司的可現(xiàn)場(chǎng)編程的單芯片收發(fā)器，多標(biāo)準(zhǔn)多寬帶射頻端的LMS6002D 模塊，該模塊高度集成了數(shù)模/模數(shù)轉(zhuǎn)換、低通濾波、中頻信號(hào)放大、低噪放大、混頻器及頻率合成器等模塊[6]，且有3 個(gè)輸入通道，完成高頻信號(hào)低噪放大、數(shù)字下變頻、濾波、功率放大及模數(shù)量

化為數(shù)字中頻信號(hào)等接收射頻處理。

圖4 AGC硬件結(jié)構(gòu)

LMS6002D 的模數(shù)轉(zhuǎn)換ADC 為12 位，最高采樣率為50MHz，有61dB 的接收功率調(diào)整范圍，包括6dB 低噪放RXLNA、25dB 的中頻放大器RXVGA1 及30dB 的二級(jí)中頻放大器RXVGA2，RXVGA1 有5dB、19dB、30dB 三種功率設(shè)置，RXVGA2 功率控制步長(zhǎng)為3dB，即量化系數(shù)c 為3?？赏ㄟ^(guò)RXLNA、RXVGA1 的配置完成AGC 的初始化設(shè)計(jì)，在通過(guò)RXVGA2 完成AGC的微調(diào)整，完成AGC 的總體設(shè)計(jì)。

FPGA 與射頻前端連接完成數(shù)據(jù)通信與配置，連接信號(hào)主要有接收時(shí)鐘RX_CLK、I、Q 路信號(hào)采樣時(shí)鐘RX_IQ_SEL，其中RX_IQ_SEL 時(shí)鐘是RX_CLK 內(nèi)部電路二分頻產(chǎn)生的，12 位復(fù)用數(shù)據(jù)總線(xiàn)RXD[11:0]，及LMS6002D 寄存器配置串行端口接口SPI 線(xiàn)，包括輸入/輸出SDIO、輸出SDO、使能SEN（低電平有效）及時(shí)鐘SCLK（上升沿觸發(fā)），其中最高時(shí)鐘頻率為50MHz且完成一次指令操作需要16 個(gè)時(shí)鐘。其中RX_CLK驅(qū)動(dòng)LMS6002D 完成ADC 采樣并通過(guò)內(nèi)部MUX 模塊電路將模數(shù)量化后的I、Q 路數(shù)字信號(hào)以IQ 或QI 順序傳送至總線(xiàn)RXD[11:0]，F(xiàn)PGA 通過(guò)RX_IQ_SEL 對(duì)總線(xiàn)RXD[11:0]的IQ 數(shù)據(jù)采樣提取，然后完成數(shù)字信號(hào)基帶處理，并將處理好的AGC 相關(guān)參數(shù)通過(guò)串行端口接口SPI 配置LMS6002D 的相關(guān)寄存器。

4 AGC控制功能的設(shè)計(jì)與實(shí)現(xiàn)

對(duì)AGC 系統(tǒng)進(jìn)行數(shù)字邏輯設(shè)計(jì)[7]，并在軟件無(wú)線(xiàn)電接收機(jī)上完成軟件設(shè)計(jì)實(shí)現(xiàn)高動(dòng)態(tài)AGC 快速調(diào)整設(shè)計(jì)。為保證接收機(jī)AGC 的高動(dòng)態(tài)、快速調(diào)整性，并保證每次均值處理能完成至少一次SPI 指令配置，需要計(jì)算均值處理采樣點(diǎn)數(shù)N，鑒于軟件無(wú)線(xiàn)電接收機(jī)的系統(tǒng)時(shí)鐘RX_CLK 為39MHz，可以設(shè)置基帶信號(hào)采樣時(shí)鐘RX_IQ_SEL 為19.5MHz 及SPI 配置時(shí)鐘為5MHz，即SPI 完成一次指令操作為3.2us，為方便硬件描述語(yǔ)言Verilog HDL 除法操作，N 值可取128，即每次均值處理采樣時(shí)間約為6.56us。

FPGA 通過(guò)RX_IQ_SEL 邊沿觸發(fā)，驅(qū)動(dòng)ADC 采樣，獲得I、Q 路信號(hào)數(shù)據(jù)I（n）和Q（n），并存在12 位的寄存器中，然后分別累加N 次采樣值，再通過(guò)移位的方法求I、Q 路信號(hào)的采樣均值。之后對(duì)均值做平方運(yùn)算，經(jīng)過(guò)整型轉(zhuǎn)浮點(diǎn)型IP 核和處理送入以10 為底對(duì)數(shù)IP 核完成對(duì)數(shù)處理并將結(jié)果以浮點(diǎn)型存在32 位寄存器中。為了能滿(mǎn)足處理精度要求，保留一位小數(shù)，并得到平均幅值對(duì)數(shù)值，即檢測(cè)信號(hào)采樣序列y（n）。按照AGC 控制機(jī)制，檢測(cè)信號(hào)采樣序列y（n）與控制參考閾值134 做差，并線(xiàn)性解算求出此刻的增益調(diào)整值a（n），并做量化系數(shù)c 為3 的量化處理，最后通過(guò)SPI將調(diào)整值配置到地址為0x65（RXVGA2）或0x76（RXVGA1）寄存器中完成增益調(diào)整。若調(diào)整值較大，則優(yōu)選配置第一級(jí)可編程放大器RXVGA1 做粗調(diào)，再做第二級(jí)可編程放大器RXVGA2 細(xì)調(diào)；若值較小，則保持RXVGA1 不變，直接調(diào)整RXVGA2。只要AGC 控制電路不斷周期性高速循環(huán)更新調(diào)整可編程放大器，即可完成AGC 功能。

軟件設(shè)計(jì)采用自底向上層次化設(shè)計(jì)方法[8]，將系統(tǒng)分為若干個(gè)子模塊，在Quartus II 13.0 軟件環(huán)境中完成算法、電路及布線(xiàn)等設(shè)計(jì)，總體的寄存器傳輸級(jí)電路（RTL）電路結(jié)構(gòu)如圖5 所示。

圖5 AGC寄存器傳輸級(jí)電路結(jié)構(gòu)

整個(gè)系統(tǒng)主要由基帶信號(hào)處理模塊、整型轉(zhuǎn)浮點(diǎn)型處理模塊、對(duì)數(shù)處理及射頻前端配置模塊這5 個(gè)模塊組成，程序算法設(shè)計(jì)與IP 核協(xié)同控制射頻前端的可變?cè)鲆娣糯笃魍瓿芍蓄l信號(hào)電平的調(diào)控，滿(mǎn)足ADC 對(duì)輸入信號(hào)幅度的要求。

為了更直觀(guān)地驗(yàn)證基于控制模型和算法以及AGC硬件設(shè)計(jì)的正確性，在Modelsim-Altera 10.1d 仿真環(huán)境對(duì)RTL 電路進(jìn)行功能仿真驗(yàn)證，AGC 電路的仿真輸出結(jié)果如圖6 所示。其中，dataI、dataQ 為待調(diào)整的IQ路采樣信號(hào)，分別對(duì)應(yīng)發(fā)射功率為-58dB、-55dB、-44dB、-38dB、-48dB 的采樣信號(hào)，-58dB 對(duì)應(yīng)信號(hào)電平強(qiáng)度較小，-38dB 對(duì)應(yīng)信號(hào)電平強(qiáng)度較大，已出現(xiàn)部分失真。clk 為IQ 采樣時(shí)鐘，data_float_out 為待調(diào)整信號(hào)的檢測(cè)功率，RXVGA2 為地址0x65 寄存器的微調(diào)寫(xiě)入值，dataI44、dataQ44 為調(diào)整至檢測(cè)功率yref附近的IQ路采樣信號(hào)，由data_float_out44 可知，調(diào)整后信號(hào)檢測(cè)功率在134 左右。

仿真驗(yàn)證結(jié)果表明，信號(hào)電平強(qiáng)度較小時(shí)增大RXVGA2 增益，強(qiáng)度過(guò)大降低RXVGA2 增益，系統(tǒng)時(shí)序邏輯設(shè)計(jì)正確，達(dá)到快速穩(wěn)定動(dòng)態(tài)輸出信號(hào)的目的。

圖6 AGC系統(tǒng)建模的FPGA仿真輸出結(jié)果

5 結(jié)語(yǔ)

本文完成了一種AGC 控制算法和控制模型以及軟件無(wú)線(xiàn)電接收機(jī)高動(dòng)態(tài)、快速AGC 調(diào)整電路的設(shè)計(jì)。首先FPGA 對(duì)總線(xiàn)RXD[11:0]的I、Q 路數(shù)字信號(hào)采樣，在對(duì)I、Q 采樣幅值做均值、平方、對(duì)數(shù)預(yù)處理，然后根據(jù)建立的控制模型量化處理增益調(diào)整值，最后通過(guò)SPI 配置射頻前端放大器完成AGC 調(diào)整。通過(guò)設(shè)計(jì)采樣時(shí)間6.56us 及SPI 配置時(shí)間3.2us 實(shí)現(xiàn)系統(tǒng)高動(dòng)態(tài)、快速處理，并根據(jù)AGC 控制模型完成FPGA 數(shù)字邏輯設(shè)計(jì)，很大簡(jiǎn)化了FPGA 的設(shè)計(jì)且節(jié)約了硬件邏輯資源。最后通過(guò)采樣數(shù)據(jù)仿真實(shí)驗(yàn)表明，基于A(yíng)GC 模型的設(shè)計(jì)能高動(dòng)態(tài)、快速調(diào)整并穩(wěn)定輸出信號(hào)，提高了接收機(jī)的動(dòng)態(tài)性能。