水穎

（杭州應用聲學研究所，浙江 杭州310023）

1 概述

可重構(gòu)處理器結(jié)合了通用處理器與專用處理器這兩者的優(yōu)勢，包括通用處理器（General purpose processor ，GPP）的靈活性與專用處理器（Applicationspecific integrated circuits ，ASIC）的高能效?？芍貥?gòu)處理器分為兩種，即為細粒度可重構(gòu)處理器FPGA 和粗粒度動態(tài)可重構(gòu)處理器(Coarse-grained Reconfigurable Architecture, CGRA)。粗顆粒度可重構(gòu)處理器最近成為研究熱門，由于它在配置文件大小，芯片功耗，配置時間長短以及工具優(yōu)化時間等各方面都有優(yōu)勢。

目前AI 領域中，圖像預處理的算法包括直方圖均衡，高斯噪聲，白化等，其中具有很多相同算子。粗顆粒度可重構(gòu)架構(gòu)提升架構(gòu)中算子的利用率，降低了整體的功耗，以及算子的靈活性。本文提供基本CGRA 的映射方法，針對其中的不足，基于項目提出一種新型的粗顆粒度架構(gòu)，此結(jié)構(gòu)能使得降低芯片功耗，以及減少連線等問題。

2 CGRA 的映射方法

粗顆粒度可重構(gòu)架構(gòu)的基本算子映射方法，如下圖1 所示。圖1(a)為一個計算程序，基本算子是由乘和加組成。圖1(b)為圖1(a)計算程序的映射DFG 圖(數(shù)據(jù)流圖)。結(jié)點(node)和邊(edge)是DFG 圖的基本組成部分。操作符在結(jié)點之中，數(shù)據(jù)依賴關系和數(shù)據(jù)流向則是通過邊來表示，即DFG 圖就可以表示算子的操作。標準CGRA 的基本單元為PE，即為基本算子結(jié)構(gòu)，如圖1(c)。PE 可以包括多個計算符的結(jié)構(gòu)，例如乘加或者乘除等，具體可根據(jù)應用的領域所定。多個PE 的時空圖，如下圖1(d)所示。CGRA 就是將計算程序的映射到基本的PE 時空圖中，將操作符映射到結(jié)點，將連接關系映射到邊。CGRA 映射過程可以擁有多條映射路徑，所以工具會進行優(yōu)化，找到最優(yōu)時序的路徑。所有PE 間連線為全交叉，雖然可能路徑增加，但同時會導致優(yōu)化時間增加和整個網(wǎng)絡復雜，所以本文提出一種新型架構(gòu)可以解決CGRA 中出現(xiàn)的這些問題。

3 基本思路

本文提出的粗粒度可重構(gòu)結(jié)構(gòu)的基本思路和結(jié)構(gòu)框圖如圖2 所示。

圖1 CGRA 的映射示例

圖2 基本思路以及結(jié)構(gòu)框圖

本文根據(jù)媒體算法應用構(gòu)建了新型可重構(gòu)架構(gòu)，算子單元(PE)與傳統(tǒng)的CGRA 中算子單元不完全一樣，傳統(tǒng)CGRA 的PE單元是統(tǒng)一的，但文中的PE 單元進行分類，這樣做的目的是能有效滿足資源的利用率。功能PE 單元分類為不同的算子單元，例如乘，加，比較等?；舅悸肪褪菍⒍S全交叉的結(jié)構(gòu)，通過功能分類，將其分為4 類，每類為一個基本單元，基本單元之間進行全交叉輸出，最終單元簇之間再進行全交叉互聯(lián)的結(jié)構(gòu)。在完成所需功能的基礎上，減少了編譯優(yōu)化的時間，提升了gEDA圖層次清晰度。

4 本文提出的結(jié)構(gòu)

根據(jù)上節(jié)的分析，本文提出一種新型粗顆粒度可重構(gòu)結(jié)構(gòu)。如圖2 所示，這種結(jié)構(gòu)由兩部分組成：處理單元簇和簇間互連網(wǎng)絡。每個處理單元簇包含相近功能處理單元和1 個簇內(nèi)互連網(wǎng)絡。簇間互連網(wǎng)絡和簇內(nèi)互連網(wǎng)絡由相同結(jié)構(gòu)的基本互連單元組成，這種基本互連單元具有交叉互連的特性，而且面積開銷較小，并且工具能更好識別。通過簇內(nèi)和簇間互連網(wǎng)絡的結(jié)合，可以在整個陣列中實現(xiàn)任意一對PE 之間的全交叉建立連接和交換數(shù)據(jù)。以下二節(jié)將對各個模塊進行詳細地描述。

4.1 基本互連單元

基本互連單元可以分為四大類，包括比較單元，乘加單元，動態(tài)選擇器單元以及移位器單元。每類基本單元內(nèi)部為互聯(lián)網(wǎng)絡，進行數(shù)據(jù)交換。最終輸出一組數(shù)據(jù)作為整個類單元的輸出接口。

4.2 簇內(nèi)/簇間互連網(wǎng)絡

簇內(nèi)和簇間互連網(wǎng)絡分別用于簇內(nèi)處理單元之間的數(shù)據(jù)交換和簇與簇之間的數(shù)據(jù)交換，除此之外，簇內(nèi)互連網(wǎng)絡還為每個處理單元提供兩個操作數(shù)，同時作為與其他簇進行數(shù)據(jù)交換的接口。簇內(nèi)和簇間互連網(wǎng)絡均是由基本互連單元組成。二者的不同之處在于，簇內(nèi)互連網(wǎng)絡需要兩個基本互連單元，而簇間互連網(wǎng)絡只需要一個。簇內(nèi)互連網(wǎng)絡需要兩個基本互連單元是為了實現(xiàn)多種功能。

5 實驗結(jié)果分析

本文提出結(jié)構(gòu)中的單元硬件電路通過Verilog HDL 語言描述實現(xiàn)，交叉互聯(lián)圖通過gEDA 工具進行連接，工具鏈進行了功能驗證、綜合、時序分析和功耗分析。交叉連線的對比如下表所示：

最終結(jié)果發(fā)現(xiàn)，工具鏈使用新型的結(jié)構(gòu)，時序優(yōu)化時間約為之前的50%，gEDA 工具圖交叉線不會達到軟件峰值，芯片功耗降低了23%。

結(jié)束語

本文提出了一種基于新型粗粒度可重構(gòu)陣列結(jié)構(gòu)。通過將所有功能特性分類交叉的基本互連單元，并基于這種單元構(gòu)建了整個互連網(wǎng)絡，降低了互連網(wǎng)絡導致的連線復雜度且工具無法識別大規(guī)模線陣的問題，以及面積開銷和功耗，簡化了互連網(wǎng)絡的控制機制。除此之外，本文提出的結(jié)構(gòu)將處理單元按簇劃分，提出了一種層次型的網(wǎng)絡拓撲結(jié)構(gòu)，實現(xiàn)了陣列中任意一對處理單元均可以建立連接和交換數(shù)據(jù)。