郭 濤，石 帥，原景超，張啟威，常鑫釗

(中北大學(xué) 電子測試技術(shù)國家重點實驗室, 太原 030051)

我國航天技術(shù)的飛速發(fā)展，數(shù)據(jù)存儲一直在其中扮演著重要的角色。隨著數(shù)字電子技術(shù)、計算機技術(shù)等相關(guān)科技的高速發(fā)展，大量、高速信息已經(jīng)越來越出現(xiàn)在人們的日常生活當(dāng)中，使得對數(shù)據(jù)的存儲提出了更高的要求[1]。

彈上傳感器數(shù)據(jù)存儲的準(zhǔn)確性是影響其精度的主要因素之一。為了解決這一難題，本文設(shè)計的存儲設(shè)備實現(xiàn)對傳感器模擬信號的采集、處理，采用FPAG作為USB和FLASH的控制中心。模擬信號的采集采用AD7091R，通過FPGA存儲至FLASH中，F(xiàn)LASH采用斷電續(xù)存技術(shù)，使得傳感器即使突然斷電而不丟失數(shù)據(jù)，USB負責(zé)將存儲的數(shù)據(jù)上傳至上位機，實現(xiàn)對數(shù)據(jù)的分析和處理[2]。設(shè)備設(shè)計遵循小型化、標(biāo)準(zhǔn)化，并且能夠承受外界沖擊較大的載荷，同時實現(xiàn)數(shù)據(jù)高速存儲[3]。設(shè)備通過鋰電池供電，使得設(shè)備能夠獨立工作。

1 總體方案設(shè)計

設(shè)備主要實現(xiàn)即使面對突發(fā)情況，傳感器數(shù)據(jù)仍能準(zhǔn)確無誤地存儲到設(shè)備中。綜合考慮各種因素，將設(shè)備做成圓柱體形狀，底面圓半徑為50 mm，高為60 mm。由于外形尺寸的原因，內(nèi)部電路板必須小于外形，F(xiàn)PGA采用較小的BGA封裝，AD7091R采用MSOP-10小型封裝，升壓芯片考慮到鋰電池的供電以及封裝等問題采用TPS63002。由于FPGA供電有1.2 V和3.3 V，而且整個設(shè)備所用的電源也是3.3 V居多，采用TPS70345電源轉(zhuǎn)換芯片。

調(diào)理電路主要實現(xiàn)信號的跟隨、分壓、跟隨，采用封裝較小的AD823。每次上電設(shè)備采集2 h，而AD7901R每200 μs采集1次，2 h的數(shù)據(jù)量為411.987 M，F(xiàn)LASH采用4G的三星公司NAND型FLASH—K9WBG08U1M芯片[4]。設(shè)備總體設(shè)計原理如圖1所示。

圖1 設(shè)備總體設(shè)計原理框圖

2 硬件電路設(shè)計設(shè)計

1) 供電電路設(shè)計

系統(tǒng)由供電鋰電池和USB供電，雙模式供電可以提高設(shè)備的可靠性，在數(shù)據(jù)傳輸?shù)倪^程中不會因為鋰電池出現(xiàn)問題而影響數(shù)據(jù)的準(zhǔn)確性[5]。

D1和D2用來控制L5V和USB5V其中一個供電，當(dāng)一個二極管接通后，另外一個就相當(dāng)于斷開，同時也防止后續(xù)電壓倒灌。如圖2所示。電壓通過二極管之后低于5 V，不能正常為電路板供電，因此再通過升壓應(yīng)芯片將電壓升到5 V，具體如圖3所示。隨后5 V通過TPS70345芯片轉(zhuǎn)換成3.3 V和1.2 V，為FPGA和其他電路提供電源。

圖2 隔離電路圖

圖3 升壓電路圖

2) USB接口電路設(shè)計

USB不僅作為數(shù)據(jù)上傳上位機的關(guān)鍵接口，同時也是為電路板供電的重要電源?？紤]到數(shù)據(jù)量和實際要求，芯片選用FT232H[6]，該串口的傳輸速度可以達到480 Mb/s。采用USB接口上傳數(shù)據(jù)節(jié)省了電纜，并且更加便利，使整個設(shè)備的通用性增強。USB供電同時也節(jié)約了資源，其中C40和C41為USB5V過濾其他電壓，使電路板的供電更加穩(wěn)定。USB具體電路圖如圖4。

圖4 USB硬件電路圖

3) A/D采集調(diào)理電路設(shè)計

A/D使用1 Mbps、超低功耗、12位采樣率的AD7091R，采集和轉(zhuǎn)換過程主要利用CONVST控制，完成轉(zhuǎn)換需要650 ns。使用外部基準(zhǔn)電壓源時，AD7091R從省電模式上電需要100 μs，A/D轉(zhuǎn)換整個過程需要250 μs[7]。具體電路如圖5所示。傳感器模擬信號電壓高于A/D轉(zhuǎn)換芯片的工作電壓，在進入A/D轉(zhuǎn)換之前，需要調(diào)理。模擬信號的調(diào)理應(yīng)用AD823實現(xiàn)電壓的跟隨、分壓、跟隨，使得信號更加準(zhǔn)確。調(diào)理電路如圖6所示。

3 關(guān)鍵技術(shù)

3.1 斷電續(xù)存技術(shù)

斷電續(xù)存技術(shù)是指在傳感器存儲設(shè)備上電后開始采集數(shù)據(jù)和存儲數(shù)據(jù)過程中，如果遇到突發(fā)情況設(shè)備突然斷電，重啟后再次上電，設(shè)備可以從上次采集數(shù)據(jù)結(jié)束的地方再次進行數(shù)據(jù)存儲，這樣使得設(shè)備的可靠性更高，令設(shè)備可以在更加復(fù)雜的環(huán)境中使用。存儲的過程中采用interleave two-plane page program的操作方式[8]，使得存儲速度可以匹配A/D采集的速率。

圖5 AD7091R采集電路圖

圖6 調(diào)理電路圖

根據(jù)FLASH制備的特質(zhì)，每一個FLASH斷電在斷點出會出現(xiàn)一組FF塊，只需存儲過程中再次檢測到這個FF塊，之后以這個FF塊為開始存儲的地址繼續(xù)存儲數(shù)據(jù)就能夠?qū)崿F(xiàn)斷電續(xù)存的功能，這樣可以確保傳感器數(shù)據(jù)的完整性。其中檢測FF塊流程如7所示。

先寫入chip1的plane0的block0的第0頁，接著再寫入chip1的plane1的block1的第0頁，當(dāng)再一次回到chip1的plane0時，已經(jīng)過了25 ns×4 096×7=716.8 μs，大于tPROG的最大值700 μs，所以不會影響到再一次操作chip1的plane0的block0。這種方式避免了編程時間tPROG對存儲速度的影響，理論上可以達到40 MB/s的寫入速度，足以滿足A/D采集的速度。

3.2 A/D控制邏輯

設(shè)備上電由FPGA控制，F(xiàn)PGA根據(jù)傳感器的工作情況進行供電。設(shè)備上電之后，首先啟動AD7091R進行A/D轉(zhuǎn)換。CONVST從高電平變成低電平后，開始啟動A/D轉(zhuǎn)換。數(shù)據(jù)在SCLK和CS的控制下輸出器件。DB10到DB0是根據(jù)SCLK的下降沿輸出數(shù)據(jù)，在完成最后一個數(shù)據(jù)輸出之后，SDO返回高阻態(tài)。全部數(shù)據(jù)輸出之后，SCLK為空閑低電平，確保數(shù)據(jù)準(zhǔn)確性，整個過程需要650 ns。具體邏輯如圖8所示。如果在進行轉(zhuǎn)換時，再將CONVST拉低，重復(fù)上述周期。

圖7 斷電續(xù)存流程框圖

4 測試結(jié)果

設(shè)備上電后，開始采集傳感器信號，一段時間之后再斷電。斷電2 min之后再上電，分析采集回的數(shù)據(jù)，通過判斷幀尾“EB90”和幀計數(shù)，確定數(shù)據(jù)準(zhǔn)確無誤，數(shù)據(jù)如圖9所示。測試設(shè)備的存儲速度達到30.72 MB/s，實現(xiàn)了數(shù)據(jù)的快速存儲和實時存儲。

圖8 AD7091R邏輯示意圖

圖9 采集的數(shù)據(jù)頁面

5 結(jié)論

設(shè)備實現(xiàn)了預(yù)期功能，解決了因斷電導(dǎo)致設(shè)備采集數(shù)據(jù)不準(zhǔn)確的問題，而且設(shè)備存儲速度快，能夠?qū)崟r存儲數(shù)據(jù)。同時，設(shè)備的整體尺寸特別小，使整個設(shè)備更加小型化、集成化。設(shè)備可以應(yīng)用于采集時間長、存儲速度快、數(shù)據(jù)量大的傳感器采集系統(tǒng)上。