夏慶貞 李東澤 常虎東 孫兵 劉洪剛

摘? ?要： SOI CMOS工藝具有高的截止頻率和良好的溫度穩(wěn)定性，能夠滿足微波毫米波雷達收發(fā)芯片在多種應用場景下的使用要求. 采用90 nm SOI CMOS工藝，設計一種A類無輸出阻抗匹配網絡Stacked-FET功率放大器，改善了功率放大器的飽和輸出功率和可靠性. 基于此功率放大器設計并實現了一款24 GHz信號發(fā)生器電路. 通過電磁場仿真分析研究了Dummy金屬對片上螺旋電感性能的影響. 經流片加工測試，結果表明， 該信號發(fā)生器電路能夠輸出22.2～24.7 GHz的信號，平均輸出功率為8.83 dBm，峰值輸出功率為10.5 dBm. 在偏1 MHz和10 MHz處壓控振蕩器的相位噪聲分別為-91 dBc/Hz和-123 dBc/Hz. 芯片面積為1.4 mm × 1.4 mm.

關鍵詞：SOI CMOS;功率放大器;信號發(fā)生器

Abstract：SOI CMOS technologies feature high cut-off frequencies and superior temperature stability， which can meet different kinds of application requirements for microwave and millimeter wave radar transceivers. A class-A Stacked-FET power amplifier using 90 nm SOI CMOS technology was designed with output matching network omitted. The saturated output power and reliability of power amplifier were improved. A 24 GHz signal generator was designed based on this power amplifier. Influences of Dummy filled in semiconductor process on? the performance of spiral inductor were studied and analyzed using electromagnetic simulations. The circuit was fabricated and tested. Measured results indicated that this chip can transmit a signal operating at 22.2～24.7 GHz with an average output power of 8.83 dBm and a peak output power of 10.5 dBm. The phase noise of the Voltage Controlled Oscillator（VCO） at 1 MHz offset and 10 MHz offset was -91 dBc/Hz and -123 dBc/Hz， respectively. The area of the entire chip was 1.4 mm × 1.4 mm.

Key words：Silicon-On-Insulator Complementary Metal Oxide Semiconductor（SOI CMOS）;power amplifiers;signal generators

信號發(fā)生器是微波與毫米波雷達系統中的重要部件[1]. 近幾年，隨著微波毫米波雷達傳感器應用需求的增長，低成本與高性能雷達收發(fā)芯片的設計與實現逐漸成為研究熱點. 隨著半導體工藝技術的發(fā)展，場效應晶體管的特征尺寸不斷縮小，器件的截止頻率不斷提高，基于CMOS工藝的單片微波集成電路（Monolithic Microwave Integrated Circuit，MMIC）為高集成度射頻芯片的實現提拱了解決方案[2-3]. Gitae 等人[4]采用0.13 μm CMOS工藝設計了一款24 GHz發(fā)射芯片，輸出功率為-0.56 dBm. Tan等人[5]采用90 nm CMOS工藝設計24 GHz發(fā)射芯片時，在螺旋電感的底部加入接地屏蔽層來抑制襯底串擾，電感的品質因子（Quality Factor，Q）為14.2，輸出功率為1.34～9.6 dBm. 傳統Bulk Si CMOS工藝襯底的電阻率較低（大概10 Ω·cm），襯底損耗比較嚴重，難以設計出高Q的無源器件. 與相同技術節(jié)點的Bulk Si CMOS工藝相比，SOI CMOS工藝具有更高的截止頻率、更低的襯底損耗和襯底串擾、良好的溫度穩(wěn)定性. 因此，SOI CMOS工藝非常適合應用于雷達收發(fā)芯片領域. 2017年，Shopov等人[6]采用45 nm SOI CMOS工藝實現了一款60 GHz低功耗雷達收發(fā)芯片，輸出功率為-7 dBm，可用于高精度距離探測和速度探測.

本文基于90 nm SOI CMOS工藝，通過設計一種無輸出阻抗匹配網絡Stacked-FET 功率放大器（Power Amplifier，PA），提高輸出功率. 通過底層空置Dummy金屬的方法改善阻抗匹配網絡和諧振網絡中螺旋電感的Q值，減小無源器件的損耗，實現一款具有高輸出功率的24 GHz信號發(fā)生器電路.

1? ?電路分析與設計

1.1? ?24 GHz信號發(fā)生器的電路結構

在24 GHz信號發(fā)射系統中，通常由一個壓控振蕩器（Voltage Controlled Oscillator，VCO）產生基頻振蕩信號，并通過PA將信號放大到需要的功率水平.

如圖1所示，所設計的信號發(fā)生器包括一個24 GHz VCO和兩個24 GHz頻段的PA單元，PA中的匹配網絡采用共面波導（Coplanar Wave Guide，CPW）傳輸線進行設計. 在VCO與PA之間插入LC匹配網絡以改善模塊電路之間的功率傳輸效率. 基于低損耗高頻印刷電路板（ Printed Circuit Board，PCB ）的微帶環(huán)形混合網絡已廣泛用于微波系統中差分信號的合成，因此，在本設計中，不再設計額外的片上巴倫器件，以實現更小的芯片面積.

1.2? ?模塊電路的設計

1.2.1? ?Stacked-FET PA分析與設計

CMOS工藝中的MOSFET器件具有較小的擊穿電壓，較大的膝點電壓（Vknee）以及較小的電流密度，這些特點限制了CMOS PA的飽和輸出功率（Psat）. 功率合成技術與Stacked-FET技術是目前兩種常用的提高Psat的方法. 與功率合成技術相比，基于Stacked-FET技術的PA所需芯片面積較小，并且易于實現寬帶阻抗匹配，進行寬帶PA設計.

共源共柵結構的PA具有較高增益，然而共源共柵 PA的共柵管與共源管的漏源電壓擺幅分配不均衡，特別是在放大器的輸出功率接近或達到飽和時，共柵管的漏源電壓擺幅大于共源管的漏源電壓擺幅，極易使共柵管擊穿，從而降低電路的可靠性[7].

圖2為Dabag等人[8]提出的一種Stacked-FET PA的設計方法，首先計算單個晶體管的最佳負載阻抗（Ropt），通過調整Stacked晶體管柵極所接電容，將晶體管漏極的負載阻抗調整為Ropt的倍數，使每個晶體管具有相同的漏源電壓擺幅，提高PA的Psat以及在高功率工作狀態(tài)下的可靠性.

偏置在A類工作模式的PA，具有較高的線性度和Psat. 對于偏置在A類的晶體管，可以基于負載線的方法計算其最佳負載阻抗，表達式如下：

短距離民用微波與毫米波雷達傳感器對輸出功率的要求通常在10 dBm左右，基于Stacked-FET結構的PA可以達到這一功率要求.

基于上述理論分析，在滿足輸出功率需求的前提下，通過優(yōu)化晶體管的尺寸調整功率輸出級單個晶體管的Ropt，使n-Stacked-FET結構的漏端負載阻抗nRopt接近標準50 Ω負載阻抗，進而省略輸出阻抗匹配網絡，進行無輸出阻抗匹配網絡PA的設計，該設計方法有利于實現較小的芯片面積.

基于上述原理，設計單端兩級2-Stacked-FET PA，圖3為2-Stacked-FET PA的原理圖，其中輸出級采用2-Stacked-FET結構，由兩個晶體管堆疊而成;驅動級采用單個晶體管的共源結構.

通過仿真可知，當功率輸出級單個晶體管的柵寬為100 μm時，用公式（1）計算出來的最佳負載阻抗為26.25 Ω，晶體管M3的漏極所需負載阻抗為52.5 Ω，該阻抗值非常接近標準的50 Ω負載阻抗，故無需設計輸出阻抗匹配網絡.

將晶體管M3的漏極負載阻抗設置為50 Ω，通過調節(jié)Stacked晶體管M3的柵極所接電容，使功率輸出級中從Stacked晶體管的源極看上去的阻抗為單個晶體管的最佳負載阻抗26.25 Ω，進而使功率輸出級的漏源擺幅電壓均衡分配在共源管與Stacked晶體管上. 通過調節(jié)Stacked管的柵極所接電容來調節(jié)共源晶體管負載阻抗Z1的原理圖如圖4所示.

采用CPW傳輸線設計輸入阻抗匹配網絡和級間阻抗匹配網絡，保證驅動級的輸出1 dB壓縮點比功率級的輸入1 dB壓縮點大3 dB，防止PA提前進入壓縮狀態(tài);通過減小各級輸入晶體管柵極所接偏置電阻來提高PA的穩(wěn)定性.

1.2.2? ?24 GHz class-A交叉耦合壓控振蕩器

LC交叉耦合結構的VCO易于起振，廣泛應用于微波與毫米波頻率源的設計[9]. 通常，class-C結構的VCO可以實現較低的相位噪聲，但是需要在一個核心振蕩管的柵極與另一個核心振蕩管的漏極之間引入隔直電容，以給核心振蕩管的柵極提供額外的偏置電壓. 隔直電容加在反饋環(huán)路上，使VCO加電后達到穩(wěn)定振蕩狀態(tài)的時間變長，不利于低功耗短脈沖多普勒雷達的實現[10]. class-A結構的VCO，其核心振蕩管的柵極與漏極通過交叉耦合結構直接相連，可以實現較短的起振時間. 如圖5所示，本設計中的24 GHz基頻振蕩VCO采用class-A結構.

VCO包含一對交叉耦合的核心振蕩晶體管（NC-MOS，PC-MOS），一個LC諧振網絡，由共源連接的M1和M2構成的用于隔離負載牽引效應的緩沖放大器，以及調節(jié)晶體管偏置狀態(tài)的可變電流源I. 振蕩頻率計算公式為：

根據交叉耦合VCO的理論，大的晶體管可以提供更大的跨導，使VCO更容易起振. 但是，由于大的晶體管會引入更大的Cfix，壓縮可用調諧范圍. 因此，在確定核心振蕩晶體管的尺寸時，需要對上述指標折衷考慮. 優(yōu)化后核心振蕩晶體管的柵寬為50 μm.

1.3? ?Dummy金屬對螺旋電感的影響

在CMOS工藝加工過程中，通常需要在芯片版圖上放置一些與電路無關的器件或金屬單元，以減小加工過程中的工藝偏差，稱為Dummy. 其中，放置金屬單元的目的是增大芯片上走線比較稀疏的區(qū)域的金屬密度以達到一定的要求，防止后續(xù)加工過程中出現刻蝕不足或刻蝕過度的情況. 在MMIC中，Dummy金屬對微波電路元器件影響較大，如增大寄生電容、引入額外的損耗、降低電感的品質因子等[11]. 螺旋電感是LC匹配網絡與LC諧振網絡中用到的關鍵元件，其Q值對MMIC的性能有重要影響.

圖6為底層不帶Dummy的螺旋電感和底層帶Dummy的螺旋電感. 圖7為對上述螺旋電感進行仿真得到的電感值和Q值. 在高頻頻段，底層帶Dummy的螺旋電感比底層不帶Dummy的螺旋電感的電感值更小，Q值更低. 在24 GHz處，電感值減小了3 pH，Q值減小了4.92. 螺旋電感Q值變差，在VCO設計中會降低LC諧振網絡的Q值，進而惡化相位噪聲. 在LC匹配網絡設計中則會引入較大的插入損耗.

在本文設計中，為了獲得盡可能準確的仿真模型和盡可能高的電路性能，LC匹配網絡與LC諧振網絡中螺旋電感的正下方區(qū)域不填充Dummy. 手動繪制自定義的電感單元，并通過電磁場仿真確定電感的感值.

2? ?模塊電路的仿真

對于微波與毫米波頻段的集成電路，僅僅通過后仿提參無法得到準確的寄生參數及各種耦合效應. 本文在仿真過程中，無源元件（電感、電容、傳輸線），采用Momentum軟件進行電磁場仿真，得到多端口S參數文件，與晶體管、電阻等其他元件的Spice模型進行聯合仿真.

圖8為PA的小信號S參數（S11，S22，S12，S21），輸出功率（Pout）以及功率附加效率（Power Added Efficiency，PAE）的仿真結果. S11在23～27 GHz范圍內小于-10 dB，表明輸入端口實現了良好的阻抗匹配，輸出端口未加阻抗匹配網絡;S22在20～30 GHz頻段上大概為-4 dB. 該PA可以提供14.6 dB的小信號增益（Gain），Pout達到13.4 dBm，PAE的峰值為17.6 %.

圖9為仿真得到的VCO輸出信號的頻譜和相位噪聲. 由圖9可知，VCO能夠穩(wěn)定振蕩在24 GHz頻段，在偏1 MHz處的相位噪聲為-89 dBc/Hz，在偏10 MHz處的相位噪聲為-115 dBc/Hz. VCO相位噪聲在偏100 kHz與1 MHz之間存在一個拐點，在拐點之前，相位噪聲下降較為平緩，分析可能是由SOI CMOS工藝中Floating body類型MOSFET器件所特有的浮體效應引起的低頻Lorentzian噪聲導致的[12].

PA的輸入端口匹配到50 Ω的源阻抗，因此，在進行信號發(fā)生器芯片設計時，需要在VCO與PA之間插入阻抗匹配網絡，提高功率傳輸效率.

本文采用L形LC結構的阻抗匹配網絡，圖10為在VCO的輸出端口加LC匹配網絡和不加LC匹配網絡S11和S22參數的仿真結果. 可知，在VCO的輸出端口添加匹配網絡之后，S11參數在21.2～25.6 GHz范圍內低于-10 dB，S22參數在22.2～25.7 GHz范圍內低于-10 dB. 與未加匹配網絡相比，VCO在24 GHz頻點附近的反射系數得到了很好的改善.

3? ?測試結果與分析

本文所設計的24 GHz 信號發(fā)生器采用90 nm SOI CMOS工藝流片加工，芯片面積為1.4 mm × 1.4 mm. 該芯片包含一個24 GHz class-A 結構的VCO，兩個差分放置的Stacked-FET PA單元，以及模塊電路間的LC匹配網絡. 為了評估模塊電路之間匹配網絡的性能，對VCO也進行了加工和測試.

圖11（a）為24 GHz 信號發(fā)生器芯片的顯微照片，圖11（b）為24 GHz VCO的顯微照片. 測試時，將芯片固定在測試用PCB板上，并通過健合金線為芯片提供偏置電壓和調諧電壓. 在各管腳處放置必要的濾波電容，防止PA加電后出現低頻振蕩. 射頻信號的兩個差分輸出端口（輸出+，輸出-），其中一端通過鍵合線連接至測試板上，負載為50 Ω;另一端通過GSG探針和同軸線纜連接至頻譜分析儀.

本文所采用的工藝提供了2.5 V的變容管器件，因此調諧電壓的范圍可以設置得寬一些. 圖13為輸出信號的頻率隨調諧電壓的變化關系. 該信號發(fā)生器芯片能夠穩(wěn)定輸出22.2～24.7 GHz頻段的信號，中心頻率為23.45 GHz，與24 GHz相比有所偏移，可能是由工藝偏差導致的，但該信號發(fā)生器的輸出頻率依然覆蓋了國內和國際上通用的24 GHz ISM雷達傳感器的工作頻段，即24～24.25 GHz.

采用E5052B信號分析儀和E5053A變頻器對VCO的相位噪聲進行測試，圖14為在VCO振蕩頻率為22.24 GHz時測得的相位噪聲. 在偏1 MHz和10 MHz處，VCO的相位噪聲分別為-91 dBc/Hz和-123 dBc/Hz.

在測試輸出功率時，同軸線纜引入的損耗以3 dB的經驗值進行估算. 考慮到差分輸出，總輸出功率在單端測試結果上加3 dB. 圖15為VCO在相同偏置電壓下，信號發(fā)生器與VCO輸出功率隨調諧電壓的變化關系. 信號發(fā)生器的平均輸出功率為8.83 dBm，峰值輸出功率為10.5 dBm. 表明插入VCO與PA之間的LC匹配網絡，在螺旋電感底層不添加Dummy金屬的情況下，實現了良好的匹配性能. 在測試過程中，通過對多個樣品進行測試，均未發(fā)現因局部不填充Dummy金屬而導致的可靠性問題，表明本文設計方法具有一定的可行性.

表1給出了本文設計的測試結果與其他文獻中結果的對比. 從表1中可以看出，本文基于SOI CMOS工藝，通過采用Stacked-FET結構的功率放大器和高Q螺旋電感，實現了較高的輸出功率和較寬的頻率調諧范圍.

4? ?結? ?論

本文基于90 nm SOI CMOS工藝設計了一款24 GHz信號發(fā)生器電路. 通過優(yōu)化晶體管的尺寸，設計出無輸出阻抗匹配網絡的Stacked-FET PA，提高了Psat和MOS器件大功率工作時的可靠性. 通過電磁場仿真分析了Dummy金屬對螺旋電感性能的影響，在設計用于LC諧振網絡和LC阻抗匹配網絡的電感時，去除底層的Dummy金屬，可提高螺旋電感的Q值. 測試結果表明，該信號發(fā)生器實現了10.5 dBm的峰值輸出功率，可用于24 GHz雷達收發(fā)芯片，同時驗證了設計方法的可行性.

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