徐進(jìn) 王強(qiáng) 王偉偉

（北京航天長(zhǎng)征飛行器研究所 北京市 100076）

1 概述

在爆炸環(huán)境下進(jìn)行數(shù)據(jù)采集測(cè)量，由于采集的信號(hào)具有單次性、隨機(jī)性強(qiáng)等特點(diǎn)[1]，傳統(tǒng)方式往往采用遠(yuǎn)距離布置采集測(cè)量設(shè)備[2]，實(shí)現(xiàn)瞬態(tài)信號(hào)的采集存儲(chǔ)，但該方式存在系統(tǒng)組成復(fù)雜昂貴和受外界干擾影響大等問(wèn)題，采集不到真實(shí)的瞬態(tài)信號(hào)。為此本文提出一種近距離的瞬態(tài)信號(hào)采集存儲(chǔ)方案，能夠在10us的生存周期內(nèi)實(shí)現(xiàn)信號(hào)的采集存儲(chǔ)，產(chǎn)品實(shí)現(xiàn)簡(jiǎn)單，通過(guò)試驗(yàn)驗(yàn)證能夠滿足測(cè)量要求。

2 采集存儲(chǔ)設(shè)備設(shè)計(jì)

2.1 方案設(shè)計(jì)

設(shè)備需要完成對(duì)瞬態(tài)數(shù)字信號(hào)進(jìn)行采集存儲(chǔ)功能，能夠在10us內(nèi)完成信息采集存儲(chǔ)。如圖1所示，信號(hào)模擬源能夠輸出表征瞬態(tài)信號(hào)的并行數(shù)字量信號(hào)，采集存儲(chǔ)設(shè)備通過(guò)接口保護(hù)電路對(duì)輸入信號(hào)進(jìn)行保護(hù)，并直接送入CPLD的I/0口進(jìn)行采集，CPLD將采集的信號(hào)實(shí)時(shí)寫入MRAM和FRAM中進(jìn)行存儲(chǔ)，由外部供電5V，數(shù)據(jù)讀取測(cè)試設(shè)備通過(guò)RS485完成存儲(chǔ)器數(shù)據(jù)的下載和測(cè)試工作。

2.2 硬件電路設(shè)計(jì)

2.2.1 CPLD電路設(shè)計(jì)

CPLD完成存儲(chǔ)器的核心控制功能，CPLD電路如圖2所示。

由于電路板尺寸限制，選擇ALTERA公司的EPM570M100I5芯片，該芯片尺寸為6mm×6mm，占用PCB面積小，該芯片供電用單一的3.3V電源供電，能節(jié)省電源轉(zhuǎn)換芯片，內(nèi)部有5.5MHZ的時(shí)鐘，可以減少外部時(shí)鐘的使用，由于內(nèi)部時(shí)序邏輯需求較少，該芯片的邏輯資源能夠滿足使用要求，IO口也能滿足使用要求。

2.2.2 電源轉(zhuǎn)換電路設(shè)計(jì)

電源轉(zhuǎn)換電路如圖3所示。

電源轉(zhuǎn)換芯片選擇LT1963芯片，能夠提供3.3V、1.5A的電源，滿足電路板上芯片的用電需求?？梢酝ㄟ^(guò)調(diào)整5V輸入端并聯(lián)的電容個(gè)數(shù)和容值，通過(guò)后續(xù)試驗(yàn)保證產(chǎn)品掉電后工作1~10ms,串入的二極管KD291G4保證電容存儲(chǔ)的電荷不倒灌回去。

2.2.3 存儲(chǔ)電路設(shè)計(jì)

存儲(chǔ)芯片選擇是本產(chǎn)品的關(guān)鍵，為確?？煽窟x擇兩種類型存儲(chǔ)芯片進(jìn)行考核驗(yàn)證，為鐵電存儲(chǔ)芯片F(xiàn)RAM和磁性存儲(chǔ)器芯片MRAM。FRAM選用RAMTRON公司的FM22L16，采用并行讀寫的操作方式，最快寫入周期為110ns，存儲(chǔ)容量為512KB，工作溫度為-40℃～+85℃，具備讀寫1014次的能力，數(shù)據(jù)保存時(shí)限為10年。MRAM選用EVERSPIN公司的MR4A08B，采用并行讀寫的操作方式，最寫入周期為35ns，存儲(chǔ)容量為2MB，工作溫度為-40℃～+125℃，無(wú)讀寫次數(shù)限制，存儲(chǔ)時(shí)限為20年。

2.3 軟件設(shè)計(jì)

軟件由CPLD實(shí)現(xiàn)，正常工作的流程為上電后判讀寫保護(hù)信號(hào)是否有效，若有效則禁止對(duì)存儲(chǔ)芯片進(jìn)行寫操作，等待地面指令進(jìn)行存儲(chǔ)芯片的讀操作；若寫保護(hù)信號(hào)無(wú)效，則開始對(duì)存儲(chǔ)芯片進(jìn)行寫操作。

地面指令有下載數(shù)據(jù)指令，在循環(huán)記錄時(shí)接收到該指令后，停止循環(huán)記錄，開始對(duì)存儲(chǔ)芯片進(jìn)行讀操作，并通過(guò)485接口發(fā)送數(shù)據(jù)給地面。

圖1：設(shè)備方案示意圖

3 參數(shù)計(jì)算

3.1 存儲(chǔ)時(shí)序計(jì)算

模擬信號(hào)源的信號(hào)進(jìn)入存儲(chǔ)器后的時(shí)序由以下幾部分組成。

（1）數(shù)據(jù)緩沖時(shí)間：t1=0.1us；

（2）邏輯延遲時(shí)間：t2=0.05us；

（3）存儲(chǔ)芯片存儲(chǔ)一個(gè)字節(jié)的時(shí)間：t3=0.2us。

因此存儲(chǔ)第一個(gè)字節(jié)的延遲為0.35us，存儲(chǔ)N個(gè)字節(jié)的數(shù)據(jù)需要的時(shí)間為(0.35+0.2*N)us，因此10us至少可以存儲(chǔ)48個(gè)字節(jié)數(shù)據(jù)，根據(jù)數(shù)據(jù)根式，其中最少的有效字節(jié)數(shù)據(jù)為24個(gè)字節(jié)數(shù)據(jù)。

通過(guò)上述分析可以得知，在10us內(nèi)至少能夠存儲(chǔ)24個(gè)字節(jié)的有效數(shù)據(jù)，在時(shí)序上能夠滿足要求。

3.2 存儲(chǔ)時(shí)間計(jì)算

根據(jù)存儲(chǔ)芯片的存儲(chǔ)速度和存儲(chǔ)容量，MRAM芯片的存儲(chǔ)時(shí)間不大于400ms，F(xiàn)RAM的存儲(chǔ)時(shí)間不大于100ms。

通過(guò)上述分析可知，存儲(chǔ)時(shí)間特別短，因此設(shè)備需要在斷電后的至少工作1ms以上，保證存儲(chǔ)10us的瞬態(tài)信號(hào)數(shù)據(jù)，在斷電后10ms后停止工作，保證記錄的數(shù)據(jù)不被刷新。

4 試驗(yàn)驗(yàn)證

試驗(yàn)采用的方法是如圖4所示， 虛線右邊是采集存儲(chǔ)設(shè)備的內(nèi)部電路，左邊為測(cè)試所接的外部電路。S1是紐子開關(guān)，用于供斷電。R1為下拉電阻，用于給D7~D0提供初始電平。V1是二極管，防止后面的儲(chǔ)能電容的電能倒流；C1~C10為電容，用于儲(chǔ)存電能，斷電后繼續(xù)給測(cè)量存儲(chǔ)電路供電。D7~D0為需要測(cè)量存儲(chǔ)的并行信號(hào)，本試驗(yàn)就是利用該并行信號(hào)作為測(cè)試斷電存儲(chǔ)時(shí)間的手段。

設(shè)備上電后進(jìn)入循環(huán)記錄存儲(chǔ)的模式，不斷將D7~D0的信號(hào)進(jìn)行記錄，即S1閉合后，D7~D0為全高，所以記錄存儲(chǔ)的數(shù)據(jù)為0XFF。S1打開后，儲(chǔ)能電容C1~C10開始放電，供測(cè)量存儲(chǔ)電路工作，由于V1的反向截止功能，D7~D0為全低，但這時(shí)候測(cè)量存儲(chǔ)電路仍然工作，所以能夠記錄數(shù)據(jù)，所記錄的存儲(chǔ)的數(shù)據(jù)為0X00。因此，可以通過(guò)記錄的全0X00的數(shù)據(jù)長(zhǎng)度來(lái)推斷存儲(chǔ)器斷電后的工作時(shí)間。

圖2：CPLD電路圖

通過(guò)試驗(yàn)驗(yàn)證，讀取的存儲(chǔ)數(shù)據(jù)含有全0X00的數(shù)據(jù)，斷電后存儲(chǔ)的有效測(cè)量數(shù)據(jù)為5650個(gè)，每個(gè)字節(jié)的存儲(chǔ)時(shí)間約為182ns，計(jì)算出斷電后存儲(chǔ)工作的時(shí)間為2.054ms，滿足方案設(shè)計(jì)中要求的大于1ms小于10ms的要求，既能保證存儲(chǔ)到10us信號(hào)的數(shù)據(jù)，又能夠保證不把存儲(chǔ)的數(shù)據(jù)刷新掉。

圖3：電源轉(zhuǎn)換電路圖

圖4：測(cè)試電路圖

5 結(jié)論

本文提出了基于FRAM和MRAM的瞬態(tài)信號(hào)采集存儲(chǔ)方案，通過(guò)試驗(yàn)驗(yàn)證斷電后存儲(chǔ)工作時(shí)間能夠滿足10us的生存周求要求。該方案具備成本低、體積小等特點(diǎn)，能夠替代傳統(tǒng)測(cè)量方式。