張 健，賴曉玲，周國昌，巨 艇，王 軒

(中國空間技術(shù)研究院西安分院，西安 710000)

0 引言

嵌入式SRAM是數(shù)字邏輯系統(tǒng)設(shè)計(jì)中最重要的電路之一，以其高速、低功耗、高密度的特點(diǎn)，被作為數(shù)據(jù)寄存、緩存等廣泛應(yīng)用于超大規(guī)模集成電路中，隨著我國航天事業(yè)的快速發(fā)展，對(duì)宇航級(jí)ASIC芯片的規(guī)模和性能要求不斷提高，數(shù)據(jù)吞吐量不斷上升以及系統(tǒng)低功耗要求，使得宇航級(jí)ASIC芯片中嵌入式SRAM的所占比例越來越大。隨著集成電路MOS管的特征尺寸不斷縮小，單粒子軟錯(cuò)誤已成為影響深亞微米及納米器件的主要輻射效應(yīng)[1-5]。由于嵌入式SRAM的高密度鎖存器存儲(chǔ)陣列的版圖結(jié)構(gòu)和高速的訪問頻率，使得SRAM成為ASIC電路中發(fā)生SEE的重災(zāi)區(qū)，其中單粒子翻轉(zhuǎn)(Single-Event Upset, SEU)和多單元翻轉(zhuǎn)(Multiple-Cell Upset, MCU)是SRAM軟錯(cuò)誤主要來源[6-8]。

嵌入式SRAM的設(shè)計(jì)加固(Radiation-Hardened-By-Design,RHBD)技術(shù)可分為電路級(jí)加固技術(shù)和系統(tǒng)級(jí)加固技術(shù)，電路級(jí)加固技術(shù)主要是存儲(chǔ)單元使用雙互鎖存儲(chǔ)電路(Dual Interlocked Storage Cell, DICE)[9]，外圍電路使用多路冗余結(jié)合C-element電路實(shí)現(xiàn)[10]。但隨著集成電路工藝進(jìn)入深亞微米級(jí)，基于DICE的SRAM抗單粒子翻轉(zhuǎn)的能力已不能滿足宇航需求[11-13]；且DICE結(jié)構(gòu)的SRAM由于其復(fù)雜的電路結(jié)構(gòu)，在不增加SRAM布線層數(shù)的前提下面積增加接近普通SRAM的3倍，同時(shí)復(fù)雜的電路結(jié)構(gòu)與繞線極大地增加了SRAM的讀寫訪問時(shí)間和功耗開銷，基于以上原因，在深亞微米及以下的工藝節(jié)點(diǎn)針對(duì)SRAM的加固多使用系統(tǒng)級(jí)加固技術(shù)[17]。常用的嵌入式SRAM的系統(tǒng)級(jí)加固技術(shù)有三模冗余(TMR)加固技術(shù)和糾檢錯(cuò)(EDAC)加固技術(shù)，TMR加固技術(shù)是使用三片SRAM結(jié)合TMR邏輯實(shí)現(xiàn)，該技術(shù)抗SEU和MCU能力強(qiáng)，時(shí)序開銷小，但其面積資源開銷和功耗開銷大，甚至超過了未加固SRAM的3倍；EDAC加固技術(shù)通常是使用普通的SRAM結(jié)合漢明碼實(shí)現(xiàn)，由于其面積和功耗開銷均約為未加固SRAM的1.5倍，小于DICE結(jié)構(gòu)SRAM和TMR加固的SRAM，是目前宇航級(jí)ASIC設(shè)計(jì)中最常用的一種加固技術(shù)，但該技術(shù)抗SEU和MCU能力弱于TMR，且由于需要對(duì)寫入和讀出的數(shù)據(jù)進(jìn)行編碼和解碼，時(shí)序開銷大，影響ASIC整體性能。

在做宇航ASIC設(shè)計(jì)中，如何在兼顧面積和功耗開銷的同時(shí)保證其抗輻照能力是目前宇航ASIC設(shè)計(jì)面臨的一個(gè)重要問題，而選擇合理的SRAM加固措施是解決這個(gè)問題的一個(gè)重要手段。基于現(xiàn)有的SRAM加固措施的局限性，本文提出了一種版圖級(jí)、電路級(jí)加固和系統(tǒng)級(jí)加固相結(jié)合的層級(jí)化SRAM加固技術(shù)，該技術(shù)可在不過度增大ASIC芯片中SRAM性能開銷的前提下實(shí)現(xiàn)翻轉(zhuǎn)bit數(shù)降低至少2個(gè)數(shù)量級(jí)，可合理解決該問題。并分別設(shè)計(jì)了TMR加固、EDAC加固和未做系統(tǒng)級(jí)加固的3種測(cè)試芯片，結(jié)合SRAM的實(shí)際應(yīng)用設(shè)計(jì)SEE實(shí)驗(yàn)方案并開發(fā)SRAM測(cè)試軟件，在蘭州近物所使用Kr粒子對(duì)所設(shè)計(jì)的測(cè)試芯片進(jìn)行SEE測(cè)試，驗(yàn)證不同加固措施下的SRAM抗SEE能力，以指導(dǎo)在抗輻照ASIC的設(shè)計(jì)同時(shí)兼顧資源開銷和可靠性的SRAM加固方案的選擇。

1 130nm嵌入式SRAM的層級(jí)化加固技術(shù)

在嵌入式SRAM的設(shè)計(jì)中，只單一的依靠版圖、電路或系統(tǒng)實(shí)現(xiàn)SEU加固會(huì)引起的過大硬件開銷和時(shí)序壓力以及不理想的加固效果。尤其是在深亞微米工藝下，單粒子作用易發(fā)生MCU使得系統(tǒng)級(jí)加固技術(shù)抗單粒子軟錯(cuò)誤的能力大打折扣，因此在版圖級(jí)和電路級(jí)提高SRAM的抗SEU和MCU的能力是非常必要的。使用版圖、電路和系統(tǒng)級(jí)相結(jié)合的方法對(duì)SRAM進(jìn)行單粒子翻轉(zhuǎn)加固，使得針對(duì)SRAM的單粒子軟錯(cuò)誤加固實(shí)現(xiàn)代價(jià)小，可靠性高，具體方法如下。

1.1 嵌入式SRAM的版圖級(jí)加固技術(shù)

SRAM單粒子軟錯(cuò)誤的產(chǎn)生是當(dāng)高能離子入射關(guān)態(tài)MOS管的漏區(qū)，在其路徑上會(huì)產(chǎn)生電子-空穴對(duì)，在電場(chǎng)的作用下，對(duì)于NMOS，電子向漏端漂移，對(duì)于PMOS，空穴向的漏極漂移，從而產(chǎn)生瞬態(tài)脈沖(SET)，若該SET產(chǎn)生的區(qū)域存在反向正反饋電路，且SET的脈沖能量被正反饋回路收集且改變了反饋回路的邏輯狀態(tài)，便會(huì)產(chǎn)生SEU。MOS管的雙極效應(yīng)增加了SET的脈沖寬度和SEU的發(fā)生幾率。PMOS管的雙極效應(yīng)比NMOS管顯著[15]，且在SRAM中由于讀寫要求和靜態(tài)噪聲容限(SNM)的要求，PMOS管的尺寸通常比NMOS小得多，這就使得關(guān)態(tài)PMOS管相對(duì)于關(guān)態(tài)NMOS管更易引起存儲(chǔ)單元發(fā)生SEU和MCU。

減小PMOS管的SET脈沖寬度和高度可有效降低存儲(chǔ)單元發(fā)生SEU和MCU的幾率，通過填充PMOS管和利用開態(tài)和關(guān)態(tài)PMOS管之間的電荷共享效應(yīng)可有效減小SET的脈沖寬度[15]。如圖1所示。

圖1 PMOS管SET加固方案剖面圖

SRAM存儲(chǔ)單元的兩個(gè)PMOS管與填充PMOS管并聯(lián)在同一個(gè)有源區(qū)上。當(dāng)高能離子入射關(guān)態(tài)PMOS管時(shí)，空穴向該P(yáng)MOS管和填充PMOS管的公共漏區(qū)漂移而抬高漏極電勢(shì)產(chǎn)生SET，電子使得關(guān)態(tài)PMOS管的寄生PNP管基極電勢(shì)降低而產(chǎn)生雙極效應(yīng)，但由于填充MOS管與開態(tài)PMOS管的公共漏極為邏輯1，增加了電子的吸收路徑，從而減小關(guān)態(tài)MOS管雙極效應(yīng)的時(shí)間，進(jìn)而減小SET脈沖寬度。

本設(shè)計(jì)是基于130nm商用CMOS工藝設(shè)計(jì)的雙端口SRAM，在SRAM存儲(chǔ)單元的設(shè)計(jì)中，采用如下手段提高存儲(chǔ)單元的抗SEU能力：使用填充MOS管和利用開態(tài)和關(guān)態(tài)PMOS管之間的電荷共享效應(yīng)可有效減小SET的脈沖寬度；通過增加阱接觸面積來提高單元的抗SET能力[17]；使用高閾值電壓NMOS管，提高下拉NMOS管和讀寫訪問NMOS管的抗SET能力；合理設(shè)計(jì)MOS管寬長(zhǎng)比，在保證SRAM讀寫速率的前提下盡量提高SRAM的SNM；在版圖陣列布局設(shè)計(jì)，采用字節(jié)間等間隔的位交錯(cuò)布局方式，該方法與系統(tǒng)級(jí)EDAC的EDAC算法相結(jié)合，可極大增強(qiáng)SRAM的抗MCU能力，具體電路及版圖設(shè)計(jì)如圖2所示。

(a) (b)

(c)

1.2 嵌入式SRAM的電路級(jí)加固技術(shù)

SRAM的讀寫電路和譯碼電路存在大量的鎖存器結(jié)構(gòu)，這些鎖存器電路的MOS管尺寸較大，版圖布局并不是很密集，本身抗SEU能力較強(qiáng)，但基于EDAC的系統(tǒng)級(jí)加固技術(shù)主要是針對(duì)SRAM的存儲(chǔ)單元的容錯(cuò)技術(shù)，并不對(duì)SRAM的外圍電路進(jìn)行加固，這使得這些譯碼電路一旦出錯(cuò)，在EDAC加固的SRAM中是無法被修正的，基于EDAC加固技術(shù)的這一缺點(diǎn)，本文在設(shè)計(jì)SRAM的行列譯碼電路和讀寫電路時(shí)采用DICE結(jié)構(gòu)的鎖存器，電路結(jié)構(gòu)如圖3所示。

圖3 列一級(jí)譯碼電路中24譯碼器電路

基于以上的電路和版圖級(jí)加固技術(shù)，設(shè)計(jì)了130nm商用CMOS工藝嵌入式雙端口SRAM2048×8版圖，如圖4所示，該SRAM深度2048，位寬為8，存儲(chǔ)陣列采用16位位交錯(cuò)版圖布局實(shí)現(xiàn)，版圖使用4層金屬實(shí)現(xiàn)，最低可支持6層金屬的ASIC設(shè)計(jì)，基于以上電路及版圖級(jí)加固方法所設(shè)計(jì)的嵌入式SRAM面積為相同工藝和相同位寬深度下商用嵌入式SRAM的1.2倍，用于布線的金屬層數(shù)與之相同。

圖4 SRAM2048X8版圖

使用FineSimPro對(duì)SRAM2048X8進(jìn)行版圖后仿真，為驗(yàn)證SRAM的功能與性能，仿真需在各個(gè)工藝角條件下組合下便利的全部地址。圖5為SRAM2048X8在SS工藝下、供電電壓1.08V、仿真溫度125℃，時(shí)鐘周期為200MHz的仿真結(jié)果，訪問時(shí)間1.92ns，與相同工藝和相同位寬及深度的商用嵌入式SRAM的時(shí)序開銷相當(dāng)。

1.3 嵌入式SRAM的系統(tǒng)級(jí)加固技術(shù)

針對(duì)嵌入式SRAM的系統(tǒng)級(jí)加固技術(shù)如圖6所示，包括EDAC加固技術(shù)和TMR加固技術(shù)，它們都是針對(duì)SRAM所存儲(chǔ)信息的容錯(cuò)技術(shù)，其抗單粒子軟錯(cuò)誤的能力與SRAM的實(shí)際工作狀況相關(guān)，因此可根據(jù)不同的SRAM在ASIC芯片中的實(shí)際工作狀態(tài)，選用合適的系統(tǒng)級(jí)加固技術(shù)。為了減小時(shí)序和面積開銷，本文所設(shè)計(jì)的EDAC加固技術(shù)的糾檢錯(cuò)電路是基于漢明碼算法實(shí)現(xiàn)的，并根據(jù)ASIC的時(shí)序約束來確定是否將糾檢錯(cuò)的編碼和解碼結(jié)果通過寄存器與SRAM隔離；TMR加固技術(shù)是通過3片SRAM和三模冗余邏輯實(shí)現(xiàn)的，在實(shí)現(xiàn)過程中，相應(yīng)的輸入端口進(jìn)行短接，以提高外圍控制電路抗SEU能力，輸出端口對(duì)應(yīng)位進(jìn)行TMR邏輯判決實(shí)現(xiàn)，嵌入式SRAM的系統(tǒng)級(jí)加固通常使用硬件描述語言實(shí)現(xiàn)。

(a) (b)

2 SRAM的單粒子翻轉(zhuǎn)實(shí)驗(yàn)方案設(shè)計(jì)

2.1 系統(tǒng)級(jí)加固技術(shù)的實(shí)現(xiàn)和測(cè)試芯片設(shè)計(jì)

目前針對(duì)SRAM的SEU測(cè)試方法有動(dòng)態(tài)測(cè)試和靜態(tài)測(cè)試，但由于ASIC芯片在工作過程中，不同的嵌入式SRAM的讀寫工作狀態(tài)是不同的，因此靜態(tài)測(cè)試和動(dòng)態(tài)測(cè)試的結(jié)果均不能很好地指導(dǎo)在宇航ASIC設(shè)計(jì)中選擇何種SRAM的系統(tǒng)級(jí)加固方案。基于此，本文使用第一章所設(shè)計(jì)的SRAM2048X8分別作了TMR加固、EDAC加固和未做系統(tǒng)級(jí)加固的3種測(cè)試芯片。3款測(cè)試芯片均使用ASIC前后端流程設(shè)計(jì)，采用CBGA529形式封裝，測(cè)試芯片及測(cè)試版如圖7所示。

(a) (b) (c)

(d)

2.2 測(cè)試系統(tǒng)設(shè)計(jì)

嵌入式SRAM的EDAC加固和TMR加固都是針對(duì)SRAM的容錯(cuò)技術(shù)，其對(duì)SRAM內(nèi)部存儲(chǔ)單元發(fā)生的SEU沒有糾正能力，只是短期內(nèi)使從SRAM讀出的數(shù)據(jù)的錯(cuò)誤被屏蔽掉，但隨著SEU錯(cuò)誤量的積累，讀出數(shù)據(jù)的錯(cuò)誤最終還是會(huì)顯現(xiàn)出來，因此經(jīng)過EDAC或TMR加固的SRAM抗SEU能力與SRAM的刷新頻率(即與寫頻率)相關(guān)。為測(cè)試本設(shè)計(jì)的SRAM在TMR、EDAC和未做系統(tǒng)級(jí)加固的抗單粒子軟錯(cuò)誤能力與寫頻率之間關(guān)系，采用蘭州近物所HIRFL重粒子回旋加速器產(chǎn)生的Kr粒子(LET值為37 MeV.cm2/mg)在空氣環(huán)境中，注量率為104bit/cm2/s，總注量為107bit/cm2的輻照條件下，對(duì)3片SRAM芯片開蓋進(jìn)行單粒子實(shí)驗(yàn)。

本實(shí)驗(yàn)的單粒子效應(yīng)檢測(cè)系統(tǒng)由ASIC電路測(cè)試板(含被測(cè)器件和下位機(jī))、上位機(jī)、遠(yuǎn)程監(jiān)視計(jì)算機(jī)、供電電源和信號(hào)源五部分構(gòu)成。ASIC電路測(cè)試板放在靶室中，高能離子對(duì)上面的被測(cè)芯片進(jìn)行照射；上位機(jī)對(duì)測(cè)試芯片進(jìn)行配置，保證其正常工作，同時(shí)監(jiān)控在實(shí)驗(yàn)過程中SRAM測(cè)試芯片錯(cuò)誤bit數(shù)的變化；電源負(fù)責(zé)給ASIC電路板所有器件進(jìn)行供電；信號(hào)源負(fù)責(zé)對(duì)測(cè)試版提供100MHz的工作時(shí)鐘；遠(yuǎn)程監(jiān)視計(jì)算機(jī)實(shí)現(xiàn)對(duì)上位機(jī)和電源的遠(yuǎn)程控制，檢測(cè)系統(tǒng)原理見圖8。

圖8 檢測(cè)系統(tǒng)原理圖

對(duì)3片SRAM的分別在寫入頻率為1s/次、0.1s/次、0.01s/次、0.005s/次下進(jìn)行測(cè)試。在實(shí)驗(yàn)開始前通過上位機(jī)(筆記本電腦)控制下位機(jī)(FPGA)將測(cè)試芯片均配置成A端口寫，B端口讀模式，通過A端口寫入2位16進(jìn)制數(shù)55、AA，55寫入偶數(shù)位，AA寫入奇數(shù)位，直到地址寫滿，分別對(duì)3片芯片輻照并記錄數(shù)據(jù)。

在輻照過程中重復(fù)循環(huán)讀取SRAM測(cè)試芯片的數(shù)據(jù)，讀取數(shù)據(jù)時(shí)寫端口使能置為“1”無效；讀端口使能置為“0”，有效。將重復(fù)循環(huán)讀取的數(shù)據(jù)存入FPGA的RAM中，每種SRAM在FPGA中配置兩片SRAM進(jìn)行乒乓讀寫，以避免發(fā)生讀寫沖突；將存儲(chǔ)在FPGA的RAM中的數(shù)據(jù)與下一次從測(cè)試芯片讀取的SRAM的數(shù)據(jù)進(jìn)行比較，并將錯(cuò)誤的bit數(shù)計(jì)入錯(cuò)誤計(jì)數(shù)器，并對(duì)三款測(cè)試芯片各自的錯(cuò)誤計(jì)數(shù)器進(jìn)行記錄(首次讀取的是與原始存入數(shù)據(jù)55、AA進(jìn)行比較)。

通過時(shí)間計(jì)數(shù)器記錄讀取輪數(shù)，時(shí)間計(jì)數(shù)器指示信號(hào)初始值為“0”，每當(dāng)時(shí)間計(jì)數(shù)器記到50000時(shí)(刷新頻率1s)，時(shí)間計(jì)數(shù)器指示信號(hào)置為“1”，測(cè)試芯片中SRAM的寫端口使能置為“0”，讀端口使能置為“1”，向SRAM中從地址0到地址2047依次寫入數(shù)據(jù)55、AA，并通過QA端口輸出的數(shù)據(jù)(SRAM有寫串通功能)來確定寫入數(shù)據(jù)的正確與否，在寫入過程中，一旦發(fā)現(xiàn)寫入錯(cuò)誤，從地址‘0’開始，重新寫入55、AA直到每個(gè)地址都正確寫滿，測(cè)試芯片中SRAM的寫端口使能置為“1”，讀端口使能置為“0”，時(shí)間計(jì)數(shù)器復(fù)位，指示信號(hào)置為“0”。重復(fù)以上操作，直到總注量為107bit/cm2。將時(shí)間計(jì)數(shù)器指示信號(hào)依次修改為5000、500、250進(jìn)行測(cè)試。

2.3 測(cè)試數(shù)據(jù)分析

在SEU實(shí)驗(yàn)過程中，三款測(cè)試芯片的core電流和IO電流均無明顯變化，其單粒子翻轉(zhuǎn)試驗(yàn)的數(shù)據(jù)整理如表1所示：

表1 SEU實(shí)驗(yàn)數(shù)據(jù)整理

從實(shí)驗(yàn)數(shù)據(jù)看出，只做電路級(jí)加固的SRAM的抗SEU能力者不受刷新頻率的影響，翻轉(zhuǎn)截面為10-8數(shù)量級(jí)；EDAC加固的SRAM的抗SEU能力受刷新頻率的影響非常大，在刷新頻率為1s時(shí)，EDAC加固的SRAM的抗SEU能力甚至比未做系統(tǒng)級(jí)加固的SRAM還要差，這是由于漢明碼算法使得當(dāng)1個(gè)字節(jié)中出現(xiàn)2bit或以上錯(cuò)誤時(shí)，EDAC不但沒有糾錯(cuò)能力，反而會(huì)出現(xiàn)不可避免的誤糾錯(cuò)現(xiàn)象，當(dāng)刷新頻率小于0.1s時(shí)，EDAC加固的SRAM翻轉(zhuǎn)截面可達(dá)10-10數(shù)量級(jí)；TMR加固的SRAM抗SEU能力同樣受刷新頻率影響，但即使刷新頻率為1s，其翻轉(zhuǎn)截面也達(dá)10-11數(shù)量級(jí)，抗SEU能力明顯強(qiáng)于EDAC加固SRAM。

因此在宇航ASIC設(shè)計(jì)中，對(duì)于讀寫頻率相當(dāng)?shù)臄?shù)據(jù)緩存SRAM，用EDAC加固方案即可，為了提高EDAC電路的抗誤糾錯(cuò)能力，可用比漢明碼多一位校驗(yàn)位的擴(kuò)展?jié)h明碼進(jìn)行EDAC電路設(shè)計(jì)；對(duì)于長(zhǎng)時(shí)間寄存數(shù)據(jù)的SRAM，需用TMR加固措施對(duì)SRAM加固，并在避免讀寫沖突的前提下定期對(duì)SRAM進(jìn)行刷新。

3 結(jié)束語

本文針對(duì)宇航ASIC芯片中的嵌入式SRAM在空間環(huán)境中易發(fā)生單粒子軟錯(cuò)誤的問題，提出了一種版圖級(jí)、電路級(jí)和系統(tǒng)級(jí)加固方法相結(jié)合的層級(jí)化的加固技術(shù)。通過分析嵌入式SRAM電路中單粒子翻轉(zhuǎn)敏感部位，在盡量減小資源開銷的前提下，選擇合理的版圖級(jí)和電路級(jí)加固方法，以提高SRAM本身的抗單粒子軟錯(cuò)誤能力，所設(shè)計(jì)的SRAM與同等工藝和規(guī)模下的商用嵌入式SRAM相比，面積僅增加20%，訪問時(shí)間與其相當(dāng)。將該設(shè)計(jì)與系統(tǒng)級(jí)加固技術(shù)相結(jié)合，抗SEU和MCU能力增強(qiáng)、資源開銷得以節(jié)省且易于實(shí)現(xiàn)。為驗(yàn)證本設(shè)計(jì)的抗單粒子軟錯(cuò)誤能力，以本設(shè)計(jì)的版圖和電路級(jí)加固的SRAM為基礎(chǔ)，分別設(shè)計(jì)了TMR加固、EDAC加固和未做系統(tǒng)級(jí)加固3款測(cè)試芯片進(jìn)行單粒子實(shí)驗(yàn)。實(shí)驗(yàn)結(jié)果表明，電路級(jí)加固的SRAM的抗單粒子軟錯(cuò)誤能力不受刷新頻率的影響，翻轉(zhuǎn)截面為10-8數(shù)量級(jí)；系統(tǒng)級(jí)加固SRAM的抗單粒子軟錯(cuò)誤能力與其寫頻率關(guān)系密切，EDAC加固的SRAM的抗SEU能力受刷新頻率的影響非常大，在刷新頻率大于1s時(shí)，EDAC加固的SRAM的抗SEU能力弱于未做系統(tǒng)級(jí)加固的SRAM，當(dāng)刷新頻率小于0.1s時(shí)，EDAC加固的SRAM翻轉(zhuǎn)截面可達(dá)10-10數(shù)量級(jí)；TMR加固的SRAM抗SEU能力同樣受刷新頻率影響，當(dāng)刷新頻率為小于1s時(shí)，其翻轉(zhuǎn)截面可達(dá)10-11數(shù)量級(jí)，這些量化指標(biāo)對(duì)后續(xù)SRAM加固技術(shù)的研究和在宇航ASIC設(shè)計(jì)中如何同時(shí)兼顧資源開銷和抗單粒子軟錯(cuò)誤的可靠性的問題上有指導(dǎo)意義。