季忠健

（中國船舶重工集團(tuán)公司第723研究所 揚(yáng)州 225001）

1 引言

信號(hào)源是現(xiàn)代電子系統(tǒng)的重要組成部分，它可以為電子系統(tǒng)提供寬頻帶，高穩(wěn)定度，高精度的各式調(diào)制信號(hào)，廣泛應(yīng)用于各式電子系統(tǒng)之中。它的輸出信號(hào)品質(zhì)的好壞直接決定了整個(gè)電子系統(tǒng)的性能優(yōu)劣，因此如何設(shè)計(jì)穩(wěn)定可靠且性能優(yōu)越的信號(hào)源，一直是相關(guān)領(lǐng)域的研究熱點(diǎn)。得益于數(shù)字信號(hào)處理技術(shù)和集成電路技術(shù)的快速發(fā)展，采用DDS技術(shù)的信號(hào)源性能指標(biāo)得到了極大的提高，在電子系統(tǒng)領(lǐng)域也得到了廣泛的認(rèn)可和應(yīng)用［1］。本文基于目前比較新型的AD9914芯片對(duì)DDS信號(hào)源進(jìn)行了開發(fā)應(yīng)用與研究［2～3］。

2 DDS技術(shù)原理

連續(xù)的正弦時(shí)間信號(hào)具有周期為2π的重復(fù)角相位范圍。根據(jù)這一特點(diǎn)，就可以采用處理數(shù)字信號(hào)的方式，利用計(jì)數(shù)器來作為DDS目標(biāo)頻率信號(hào)的相位輪。如圖1所示，將正弦波振蕩看作圍繞相位輪旋轉(zhuǎn)的矢量。相位輪上的每一個(gè)指定點(diǎn)對(duì)應(yīng)于正弦波周期上的一個(gè)等效點(diǎn)。當(dāng)矢量圍繞相位輪勻速旋轉(zhuǎn)時(shí)，對(duì)應(yīng)的時(shí)間軸上便會(huì)產(chǎn)生一個(gè)相應(yīng)的正弦波。計(jì)數(shù)器步進(jìn)距離對(duì)應(yīng)相位輪的旋轉(zhuǎn)角度，當(dāng)步進(jìn)距離增大時(shí)，旋轉(zhuǎn)角度增大，則對(duì)應(yīng)產(chǎn)生的正弦波周期減小，從而增大信號(hào)輸出頻率［4］。

如圖1所示，DDS技術(shù)的物理實(shí)現(xiàn)主要包括如下的幾個(gè)主要單元：相位累加器、一種相位幅度轉(zhuǎn)換方法（通常是正弦查找表）和一個(gè)數(shù)模轉(zhuǎn)換器［5］。

相位累加器即存儲(chǔ)并累計(jì)相位值的計(jì)數(shù)器，在一個(gè)時(shí)鐘信號(hào)下，相位累加器按照設(shè)定的步進(jìn)距離（M）進(jìn)行一次累加，并將累加值作為尋址地址進(jìn)行查表，相位累加器的位數(shù)（N）和步進(jìn)距離共同決定了最終的信號(hào)輸出頻率。

ROM查找表為存儲(chǔ)器單元，存儲(chǔ)著經(jīng)過數(shù)字化處理的正弦幅度值序列，幅度值序列的尋址地址與相位累加器的值一一對(duì)應(yīng)。由正弦信號(hào)的特性可知，正弦信號(hào)的完整波形可以由1/4周期的波形信號(hào)通過鏡像方式完整表述，因而實(shí)際ROM查找表只存儲(chǔ)1/4個(gè)正弦波量化幅度值信息，這樣在有限的容量?jī)?nèi)大大提高了最終輸出信號(hào)的分辨率性能。

圖1 數(shù)字相位輪示意圖及DDS工作原理圖

數(shù)模轉(zhuǎn)換器可以將表中讀取的量化幅度值轉(zhuǎn)換成連續(xù)模擬信號(hào)。

3 指標(biāo)與設(shè)計(jì)分析

根據(jù)雷達(dá)系統(tǒng)的應(yīng)用需求，需要兩路射頻信號(hào)輸出，并且具有同步時(shí)鐘，對(duì)信號(hào)源指標(biāo)的具體設(shè)計(jì)要求如表1。

表1 指標(biāo)要求

3.1 硬件設(shè)計(jì)

根據(jù)設(shè)計(jì)要求，需要兩路射頻信號(hào)輸出，因此設(shè)計(jì)方案采用了FPGA+雙DDS的結(jié)構(gòu)，系統(tǒng)設(shè)計(jì)結(jié)構(gòu)圖如圖2所示［6～7］。

輸出的信號(hào)頻率需要達(dá)到0.9GHz，根據(jù)根據(jù)奈奎斯特采樣定律結(jié)合輸出信號(hào)質(zhì)量的問題，最高輸出頻率取0.4倍參考頻率，因此工作參考頻率需達(dá)到2.3GHz。因此采用工作頻率在3.5GHz的AD9914作為頻率合成芯片［8］，該芯片具有48位的相位累加器，頻率調(diào)諧分辨率為190pHz且寬帶SFDR大于50dBc；支持頻率、相位或幅度的高度線性掃描控制，調(diào)制方式靈活。根據(jù)參考手冊(cè)，可以看到該芯片在工作頻段內(nèi)的相位噪聲小于-130dBc/Hz@10kHz，雜散指標(biāo)優(yōu)于60dBc，滿足信號(hào)源的設(shè)計(jì)需求。

圖2 系統(tǒng)功能模塊結(jié)構(gòu)圖

圖3 寬帶SFDR和相位噪聲曲線

因設(shè)計(jì)要求跳頻時(shí)間小于300ns，而AD9914的跳頻時(shí)間算上傳輸延遲可以控制在90ns以內(nèi)，因而對(duì)于控制信號(hào)的速度要求比較高，本方案采用FPGA作為控制器，F(xiàn)PGA作為一種硬件邏輯設(shè)計(jì)芯片具有并行執(zhí)行的特點(diǎn)，相對(duì)于DSP，單片機(jī)等主流控制器具有更短的響應(yīng)時(shí)間，本文采用Altera公司CycloneⅢ系列的EP3C40F484作為控制芯片［9］，該芯片具有40000個(gè)邏輯單元（LEs），最大用戶I/O為535，單個(gè)AD9914器件的控制位需求數(shù)量位為50個(gè)，滿足對(duì)雙DDS工作模式的控制需求。同時(shí)以其中一個(gè)DDS的輸出信號(hào)（SYNC_CLK）作為整個(gè)系統(tǒng)的同步信號(hào)，分別給FPGA和另一個(gè)DDS芯片提供同步工作的時(shí)鐘。信號(hào)源設(shè)計(jì)的PCB模型圖及實(shí)物圖如圖4所示。

圖4 DDS信號(hào)源模型及實(shí)物圖

3.2 軟件設(shè)計(jì)

軟件設(shè)計(jì)由SPI接收模塊，控制字生成模塊和并行控制模塊三部分組成。該信號(hào)源通過14對(duì)422差分信號(hào)傳輸控制報(bào)文，F(xiàn)PGA負(fù)責(zé)接收?qǐng)?bào)文并讀取DDS的配置信息。對(duì)于DDS的控制信息主要是頻率，相位和幅度字。根據(jù)參考手冊(cè)，AD9914的輸出頻率（fout）由頻率調(diào)諧字（FTW）控制，fout、FTW和 fSYSCLK之間的關(guān)系可由以下計(jì)算式表示：

其中，F(xiàn)TW是介于0～（231-1）之間的32位整數(shù)，表示完整32位變量的低半部，包括從直流DC到奈奎斯特頻率 fSYSCLK/2之間的所有頻率［10］。通過寫FTW值，利用式（1）可獲得輸出頻率值。AD9914的相對(duì)振幅范圍可由14位振幅比例因子（ASF）進(jìn)行數(shù)字化控制。振幅范圍的計(jì)算式為

其中，ASF取值為0～（214-1），上面是一個(gè)分?jǐn)?shù)，表示輸出振幅占滿幅的比值。寫ASF的值即可設(shè)置輸出信號(hào)幅值。DDS信號(hào)的相對(duì)相位通過16位的相位偏移字（POW）來控制。相對(duì)相位偏移（Dq）可由以下式計(jì)算：

其中，Dq的單位是度數(shù)，對(duì)于任意給定的Dq可利用式（3）計(jì)算POW。按照給出的公式可以計(jì)算出需要的控制字，部分控制程序如圖5。

圖5 控制程序

為了減小控制時(shí)間，本方案采用了并行I/O控制模式。AD9914支持五種工作模式，根據(jù)應(yīng)用的需求，本方案采用單頻和線性掃描兩種模式。在單頻模式中，信號(hào)的控制參數(shù)由Profile寄存器提供，AD9914提供了8個(gè)獨(dú)立的Profile寄存器，因此需要單獨(dú)對(duì)PS0～2引腳進(jìn)行配置，選擇需要的Profile寄存器控制信號(hào)。在線性掃描模式中，主要的控制寄存器有CFR1，CFR2，數(shù)字斜坡上下限值寄存器，正負(fù)斜率斜坡的步長(zhǎng)和步率寄存器等。為了靈活控制各個(gè)寄存器和信號(hào)端口，本方案利用狀態(tài)機(jī)模式控制DDS芯片，這樣不但可以很好地綜合，也使得輸出信號(hào)的同步性能更好。首先對(duì)芯片進(jìn)行主機(jī)復(fù)位處理，對(duì)所有的寄存器進(jìn)行清零，恢復(fù)為默認(rèn)值。然后啟動(dòng)DAC校準(zhǔn)程序，調(diào)整內(nèi)部DAC時(shí)序的建立與保持時(shí)間，從而減小DAC底噪。在Signal Tap上捕捉的實(shí)時(shí)信號(hào)圖如圖6所示。

圖6 Signal Tap實(shí)時(shí)信號(hào)圖

3.3 雜散指標(biāo)的分析及優(yōu)化

DDS技術(shù)具有優(yōu)越的捷變頻特性以及較高的相位噪聲，這些指標(biāo)都可以從理論上得到保證，但是由于實(shí)際工藝水平的限制，累加器位數(shù)，ROM存儲(chǔ)空間等都無法到達(dá)理想值，因此實(shí)際產(chǎn)生的DDS信號(hào)會(huì)有不太理想的雜散和諧波［11］，本方案在設(shè)計(jì)中主要采用了以下幾種方式進(jìn)行了優(yōu)化處理：

1）布局及走線的優(yōu)化。進(jìn)行數(shù)模隔離，利用不同的電源網(wǎng)絡(luò)供電，中間的公共地采用電阻跨接，盡量減小數(shù)字信號(hào)串入模擬地，并且盡量避免高頻傳輸線的平行布線，減小相互串?dāng)_的影響，并且高頻信號(hào)鏈路之間通過增加布線間距和接地孔進(jìn)行隔離。

2）電源模塊處理。在保證能效的利用率，盡量選擇LDO電源芯片，LDO相對(duì)開關(guān)電源來說具有較低的輸出紋波，高頻雜散較少。在電源的輸出口采用磁珠對(duì)高頻噪聲進(jìn)行濾波，同時(shí)在磁珠兩側(cè)對(duì)地接電容，組成濾波網(wǎng)絡(luò)。

3）設(shè)計(jì)優(yōu)化。后級(jí)增加濾波器將帶外的雜散濾除，同時(shí)落在帶內(nèi)的雜散可以通過增加開關(guān)濾波器組進(jìn)行針對(duì)性的過濾［12］。

4 實(shí)驗(yàn)結(jié)果

用頻譜儀，示波器等儀器進(jìn)行測(cè)試，對(duì)于單頻工作模式和線性掃描工作模式的關(guān)鍵指標(biāo)測(cè)試結(jié)果如圖7和圖8所示。

圖7 850MHz點(diǎn)頻實(shí)測(cè)圖

圖8 300MHz～1.3GHz寬頻帶掃頻實(shí)測(cè)圖

從實(shí)測(cè)結(jié)果來看，在單頻點(diǎn)模式下的雜散效果較好，寬帶范圍內(nèi)能夠達(dá)到55dBc往上，在100MHz內(nèi)的窄帶中則可以達(dá)到70dBc的雜散抑制；而對(duì)于線性掃頻模式來說，從測(cè)試結(jié)果來看SFDR超過50dBc，也發(fā)揮出了器件的性能指標(biāo)。其余指標(biāo)測(cè)試結(jié)果見表2。

表2 實(shí)測(cè)結(jié)果

5 結(jié)語

本文圍繞目前比較前沿的AD9914芯片進(jìn)行了信號(hào)源電路設(shè)計(jì)，從最終的實(shí)測(cè)結(jié)果來看，該型信號(hào)源無雜散輸出動(dòng)態(tài)范圍寬，調(diào)制方式靈活快速，具備DDS技術(shù)的多種優(yōu)點(diǎn)，實(shí)現(xiàn)了一種寬帶高速掃頻雷達(dá)信號(hào)源，其中也存在一些設(shè)計(jì)的不足，在今后的設(shè)計(jì)中還需要考慮對(duì)電路進(jìn)一步的優(yōu)化和改善，以期發(fā)揮DDS信號(hào)源的最佳性能。