目前，用于計(jì)算機(jī)處理器的硅集成電路正接近單個(gè)芯片上晶體管的最大可行密度，至少在二維陣列中是這樣。摩爾定律看似已難以維持。美國(guó)密歇根大學(xué)一研究團(tuán)隊(duì)卻另辟蹊徑，將晶體管陣列帶入三維空間，在最先進(jìn)的硅芯片上直接堆疊第二層晶體管。這一研究為開(kāi)發(fā)打破摩爾定律的硅集成電路鋪平了道路。

摩爾定律認(rèn)為，集成電路上可容納的晶體管數(shù)目，約每隔兩年便會(huì)增加一倍。目前硅集成電路的晶體管密度已接近極限。而隨著硅晶體管尺寸變得越來(lái)越小，它們的工作電壓也在不斷下降，導(dǎo)致最先進(jìn)的處理芯片可能會(huì)與觸摸板、顯示驅(qū)動(dòng)器等高電壓接口組件不兼容，后者需要在更高電壓下運(yùn)行，以避免錯(cuò)誤的觸摸信號(hào)或過(guò)低亮度設(shè)置之類的影響。這就需要額外的芯片來(lái)處理接口設(shè)備和處理器之間的信號(hào)轉(zhuǎn)換。

為解決上述問(wèn)題，密歇根大學(xué)研究人員通過(guò)附加器件層的單片三維集成，來(lái)提高硅互補(bǔ)金屬氧化物半導(dǎo)體集成電路的性能。他們首先使用含鋅和錫的溶液覆蓋硅芯片，在其表面形成均勻涂層，隨后短暫烘烤使其干燥，經(jīng)過(guò)不斷重復(fù)后制成一層約75 nm厚的氧化鋅錫膜。使用該氧化鋅錫膜制造的薄膜晶體管可以承受比下方硅芯片更高的電壓。

為了解決兩個(gè)器件層之間的電壓失配問(wèn)題，研究人員采用了頂部肖特基、底部歐姆的接觸結(jié)構(gòu)，在觸點(diǎn)添加的肖特基門控薄膜晶體管和垂直薄膜二極管具有優(yōu)良的開(kāi)關(guān)性能。測(cè)試顯示，在集成了高壓薄膜晶體管后，基礎(chǔ)硅芯片仍然可以工作。

研究人員表示，硅集成電路在低電壓(約1 V)下工作，但可以通過(guò)單片集成薄膜晶體管來(lái)提供高電壓處理能力，從而免除了對(duì)額外芯片的需求。他們的新方法將氧化物電子學(xué)的優(yōu)勢(shì)引入到單個(gè)硅晶體管中，有助于更緊湊、具有更多功能的芯片的開(kāi)發(fā)。

相關(guān)論文刊發(fā)在最新一期《自然·電子學(xué)》雜志上。