王步冉，李 珍，譚 欣，翟亞紅

(1.西南電子設備研究所，四川 成都 610036；2.電子科技大學 電子薄膜與集成器件國家重點實驗室,四川 成都 610054)

0 引言

隨著集成電路領域的發(fā)展，半導體器件的特征尺寸不斷縮小，集成電路的功率密度持續(xù)增加，為了制造超低功率CMOS集成電路，已研究了具有超陡亞閾值擺幅(SS)的場效應晶體管(FET)，主要有隧穿晶體管[1]、雪崩晶體管[2]、微納米晶體管(NEM FETs)和鐵電負電容場效應晶體管(NCFET)[3]，其SS小于物理極限值60 mV/dec。負電容場效應晶體管將鐵電薄膜集成到柵極疊層中，被認為是實現(xiàn)超陡SS的一種有前途的方法[4]。本文主要研究的是鐵電負電容場效應晶體管，通過在傳統(tǒng)金屬氧化物半導體場效應晶體管(MOSFET)的柵上引入鐵電材料，利用鐵電材料的負電容效應產生的電壓放大效應使晶體管溝道中表面電位被放大，從而實現(xiàn)SS的降低。

本文設計了一種基于絕緣體上硅(SOI)結構的NCFET，利用TCAD Sentaurus仿真和器件工具對其進行仿真研究，得到了SS為30.931 mV/dec的NCFET器件結構和參數。最后仿真研究了鐵電層厚度、等效柵氧化層厚度對NCFET器件特性的影響。

1 NCFET原理及仿真研究的器件結構

1.1 NCFET低亞閾值擺幅原理

在熱力學限制下，傳統(tǒng)MOSFET的SS存在一個極限值(為60 mV/dec)，SS的表達式[5]為

(1)

式中:VG為外部柵極電壓；ID為漏極電流；φS為半導體表面勢；CMOS為本征MOSFET的電容，其是由半導體耗盡層電容(Cdep)和柵氧化層電容(Cox)串聯(lián)；CG為總的柵電容；kT/q為熱電勢[6]，室溫下為26 mV。由式(1)可看出，對于傳統(tǒng)MOSFET而言，SS存在一個理論極限值約為60 mV/dec。

NCFET實現(xiàn)低亞閾值擺幅的原理是利用柵極疊層的鐵電材料的負電容效應。圖1為鐵電材料的雙勢阱能帶圖。圖中，U為鐵電材料的吉布斯自由能，P為鐵電材料的極化強度。當外加電壓V=0時，根據能量最小原則，A、B點為穩(wěn)定態(tài)(見圖1)，而負電容區(qū)域(NC)位于能量最大的區(qū)域，因此，在無外加電壓時，鐵電材料不會處于NC狀態(tài)。隨著V的逐漸增大，能帶發(fā)生彎曲，當V>Vc(Vc為鐵電材料的矯頑電壓)時，此時能量最小點(即穩(wěn)定狀態(tài))為B′點，因此會發(fā)生從A′點向B′點移動的過程，此過程會經過圖中所示的負電容NC區(qū)域[7]。

圖1 鐵電材料雙勢阱能帶圖

對于NCFET而言，CG是由鐵電電容(CFE)和Cox串聯(lián)，在CFE處于負電容區(qū)域時，結合式(1)可知，如果CG<0，則可得到低于60 mV/dec的SS。要使CG<0，就要|CFE|0，故可得到NCFET正常工作且可有效降低SS，則有CMOS<|CFE|

在CMOS<|CFE|

(2)

由式(2)可知，|CFE|和CMOS越接近，即兩個電容的匹配度越高，CFE的放大能力就越強。

1.2 NCFET器件結構

基于SOI結構的NCFET的器件模型及等效電容模型如圖2所示，器件結構為在基于SOI結構的本征MOSFET的柵氧化層上堆疊金屬層/鐵電層/金屬層(M/FE/M)柵極疊層。因金屬層等勢面的存在，在圖2(b)的等效電容模型中可認為CFE和Cox是串聯(lián)的形式。需要注意的是CFE和Cdep均為非線性電容。

器件結構中的金屬層為氮化鈦(TiN)，鐵電層材料為摻鋯的氧化鉿——HfZrO2，其中Hf與Zr的濃度比Hf∶Zr=1∶1[9]。但是，本文得到的結論并不局限于此材料，所有具有負電容效應的鐵電材料均可用作NCFET中鐵電電容結構中的鐵電層，本文選取HfZrO2材料，是因為相對于傳統(tǒng)鐵電材料(如BaTiO3、PbZrTiO3(PZT)、SBT[10]和P(VDF-TrFE)[11]等)，鐵電氧化鉿材料與硅CMOS工藝具有很好的兼容性，通?？赏ㄟ^摻雜Si、Zr、Y、Al、Gd、Sr和La等不同元素獲得具有鐵電性質的HfO2基薄膜[12-13]。

圖2 基于SOI襯底的NCFET器件的結構及等效電容模型

2 仿真結果及討論

首先通過TCAD Sentaurus仿真對添加了包含鐵電材料的柵極疊層的NCFET進行分析。NCFET具體參數如表1所示。其中對于本征MOSFET的溝道長度、摻雜濃度等參數是按照TCAD Sentaurus中標準的SOI器件結構設置,鐵電材料的各向異性參數(α,β,γ)參見文獻[12]。

表1 NCFET具體參數

2.1 鐵電層厚度的影響

為了研究鐵電層厚度(tfe)對NCFET器件性能的影響，首先確定仿真中tfe的范圍，CFE處于負電容狀態(tài)且器件整體處于穩(wěn)定狀態(tài)時有CMOS<|CFE|

2) 取極限情況|CFE|=Cox，其中Cox=εox/tox，因此可得tox=2|α|εox。本文采用的鐵電材料是HfZrO2，由表1可得，α=-6.8×1010cm/F。因此,在tox=4 nm時，分別仿真了tfe=20 nm，30 nm，50 nm，60 nm的NCFET。不同tfe下的NCFET的轉移特性曲線如圖3所示。

圖3 不同tfe下的NCFET轉移特性曲線

由圖3可知，隨著tfe增加，轉移特性曲線斜率越來越陡。在tox=4 nm時，不同tfe的NCFET的SS如表2所示。由表2可知，隨著tfe的增加，NCFET的SS在減小，且都突破了60 mV/dec的熱力學限制。這表示在亞閾區(qū)NCFET的電流控制能力比傳統(tǒng)晶體管的極限能力更強，且tfe越大，關斷電流即SOI負電容晶體的泄露電流越小，同時開啟電流越大，即驅動能力也越大，電流開關比也隨tfe增大而增大。

表2 不同tfe的NCFET的亞閾值擺幅(tox=4 nm)

隨著tfe增加，NCFET亞閾區(qū)性能的提高可以通過電容匹配[8]來解釋。隨著tfe的增加，CFE的絕對值減小，與CMOS的值逐漸接近，兩個電容耦合度提高，則由負電容效應產生的電壓放大效應[9]就更顯著，即可以用更小的柵壓控制較大的ID。

2.2 等效柵氧化層厚度

為了研究tox對NCFET器件性能的影響，在tfe=50 nm時，分別仿真了tox=2 nm，4 nm和6 nm的NCFET。不同tox下的NCFET的轉移特性曲線如圖4所示。表3為在tfe=50 nm時，SS的具體數值。

圖4 不同tox下的NCFET轉移特性曲線

tox/nmSS/(mV·dec-1)230.931449.392652.021

由圖4可知，隨著tox減小，轉移特性曲線斜率越來越陡。這是因為隨著tox越小，Cox越大，則具有放大效果的|CFE|可達最大值，為了CG<0，需滿足|CFE|

3 結論

本文基于SOI襯底的NCFET，建立了NCFET器件的模型，利用TCAD Sentaurus對NCFET進行仿真研究。仿真結果表明，在本征MOSFET上添加包含鐵電材料的柵極疊層，通過施加外加柵壓可得到負鐵電電容，從而使NCFET的亞閾值擺幅小于60 mV/dec，降低器件的功耗。最終，我們仿真獲得了一種亞閾值擺幅為30.931 mV/dec的NCFET器件的結構和參數。本文的仿真結果與NCFET的“電容匹配”理論一致。

此外，仿真研究了鐵電層厚度和柵氧化層厚度對NCFET器件性能的影響，仿真結果如下：

1) 鐵電層厚度增加，NCFET亞閾值擺幅減小，且電流開關比提高。

2) 等效氧化層厚度減小，NCFET亞閾值擺幅減小。