陳冠源

摘要：隨著半導體技術的進步，傳統(tǒng)的半導體存儲技術難以滿足人們不斷增長的信息存儲需求。研究性能更加先進的非揮發(fā)性半導體存儲器成為現(xiàn)階段存儲器行業(yè)的研究熱點。在此背景下，本文針對新型非揮發(fā)性存儲器的制備及機理以及存儲器芯片設計進行探究，以供參考。

關鍵詞：非揮發(fā)性 存儲器 半導體

隨著集成電路的密度、性能的不斷提升，半導體存儲器性能要求不斷提升，超大容量、超高密度，超低功耗的半導體存儲器成為存儲器技術發(fā)展的重要方向。在此背景下，本文針對我國非揮發(fā)性半導體存儲器技術進行探究，重點研究相關的芯片電路設計技術，針對存儲器陣列、系統(tǒng)架構(gòu)、各模塊設計進行探討。

1 非揮發(fā)性半導體存儲器概述

非揮發(fā)性半導體存儲器是相對揮發(fā)性存儲器而言的一種半導體存儲器，是指在斷電后依然可以長時間保存信息的存儲器。例如，人們常用的Flash存儲器就屬于非揮發(fā)性存儲器，然而現(xiàn)階段半導體存儲器行業(yè)的研究熱點集中于鐵電存儲器、相變存儲器、磁存儲器、電阻式存儲器這四種非揮發(fā)性半導體存儲器上。

2 非揮發(fā)性半導體存儲器陣列及系統(tǒng)架構(gòu)

2.1 非揮發(fā)性半導體存儲器陣列結(jié)構(gòu)

非揮發(fā)性存儲器數(shù)據(jù)通路寬度通常為8位，可以將其分成8個大小均為4M的陣列塊，每一塊在編程、讀數(shù)據(jù)時都只能進行位操作。為提高譯碼電路密度，需要將陣列塊進一步分成2kx8x4x64，2k為字線的數(shù)量，位線部分有漏端、源端兩種位線，其中源端的位線數(shù)量為三十二條，漏端的位線數(shù)量三十三條。該模塊作為電路級最小的模塊需譯碼電路，靈敏放大器、電源管理等模塊作為配套模塊才能正常運行可見非揮發(fā)性半導體存儲器陣列系統(tǒng)模塊主要包括靈敏放大器、譯碼器、電源管理、ATD、數(shù)據(jù)通路等功能模塊。

2.2 非揮發(fā)性半導體存儲器讀寫時序

需先選中需讀寫的單元，但讀比寫復雜。在讀操作時先要監(jiān)測存儲器地址信號，然后發(fā)送信號控制靈敏放大器對位線預充電，在此基礎上完成比較讀操作，但在新型的非揮發(fā)性半導體存儲器中寫操作只需要選擇單元，提供相應的電位就可以實現(xiàn)。

3 非揮發(fā)性半導體存儲器電路模塊

3.1 譯碼器電路模塊

存儲芯片中的關鍵模塊譯碼器電路模塊的設計，不同存儲器的陣列結(jié)構(gòu)和存儲單元的特性對譯碼器的要求不同。存儲陣列總共包括2048條字線，因而需II位地址線。在進行相應操作時，要確保能夠?qū)θ康拇鎯卧獙ぶ?，因此，譯碼器必須能夠?qū)崿F(xiàn)完全譯碼。一般來說，譯碼器電路模塊方案由以下兩種。第～種，依據(jù)輸入的與門實現(xiàn)操作。第二種，采用分級譯碼的思想。對于超高密度、譯碼器空間有限的非揮發(fā)性半導體存儲器存儲單元來說，應該選用第二種譯碼器模塊方案。位線譯碼器的地址線區(qū)的命名方式和子線的命名方式不一樣，但同樣需經(jīng)分級譯碼對地址信號進行編碼解譯，以便選中存儲單元的源端、漏端。

3.2 靈敏放大器電路模塊

靈敏放大電路模塊的設計需要綜合考慮多種因素，包括怎么提升數(shù)據(jù)讀取速度，怎么降低功耗，怎么提高抗電源干擾的能力，怎么縮小減少靈敏放大器體積怎么提高低電壓狀態(tài)下靈敏放大器的性能。必須權(quán)衡這些問題，找到平衡點才能使靈敏放大器獲得最佳性能。應該根據(jù)具體的存儲器性能要求、工藝特性選用合適的靈敏放大器結(jié)構(gòu)。如常用雙支路負載靈敏放大器結(jié)構(gòu)，精簡了源端位線譯碼選擇管的等效晶體管。

3.3 地址跳變探測器ATD電路設計

對于同步時序電路，芯片信號由時鐘信號觸發(fā)，所有信號同步。但存儲器是異步電路，需要一個信號來觸發(fā)所有信號并同步讀數(shù)據(jù)。雖然讀操作與外部時鐘無關，但同樣在讀路徑的內(nèi)部需要偽時鐘檢測地址信號、芯片信號、字線、位線譯碼信號等來逐步的觸發(fā)整個讀過程。地址跳變探測器ATD可滿足上述要求，ATD電路的基本結(jié)構(gòu)為輸入信號IN保持不變作為異或門輸入，另一路經(jīng)過延時單元與另一路進行異或后得到一個脈沖信號OUT，將OUT信號進行或非之后對每個輸入進行探測。輸出方向器可調(diào)整以滿足驅(qū)動能力。OUT脈沖信號的脈沖寬度由DELAY單元延時值確定。

3.4 控制邏輯電路

存儲器芯片控制邏輯電路模塊的主要作用是輸出控制信號，以實現(xiàn)控制非揮發(fā)性半導體存儲器數(shù)據(jù)的傳輸方向、切換存儲器的工作模式等操作。雖然芯片的控制邏輯電路功能區(qū)別于復雜程度更高的CPU控制邏輯電路，但二者的設計思路是相同的，均可根據(jù)ASIC流程設計模塊。對于控制信號不多的非揮發(fā)性半導體存儲器芯片控制邏輯電路，由于其邏輯簡單，可以按照功能將其分成多個模塊，如編程控制、模式選擇等模塊。其中后者輸出存儲器在個各種工作模式下的控制信號，前者輸出譯碼器的控制信號。

3.5 電源管理模塊

電源管理模塊主要作用是為非揮發(fā)性存儲器芯片提供電壓，能夠保證非揮發(fā)性存儲器在讀取數(shù)據(jù)時提供足夠的電壓。芯片的電壓由外部提供，因此芯片沒必要設計電壓生成電路，這大大簡化了模塊設計，提高存儲器芯片的穩(wěn)定性。VDD、VREG輸入信號為外部提供的電源，輸出信號接到電平轉(zhuǎn)換電路電源完成電平切換。為保證讀寫切換過程中的電壓，控制信號必須滿足時序要求，當讀信號變?yōu)閷懶盘枙r，ENAVCCn信號從低電平變?yōu)楦唠娖?，之后ENAVREGn信號轉(zhuǎn)換成有效信號。當編程結(jié)束后讀寫信號由寫變?yōu)樽x時，讀信號變?yōu)榈陀行盘?，ENAVREGn信號應該先轉(zhuǎn)為無效，ENAVCCn信號再轉(zhuǎn)為有效信號避免當轉(zhuǎn)換至讀取狀態(tài)時，電源提供的電壓不符合要求，給低閾值管電路造成損害甚至產(chǎn)生錯誤邏輯為滿足上述的時序要求，可以考慮以下兩種方法。第一種方法，借助外部專用的時序電路滿足時序要求，第二種方法，利用系統(tǒng)內(nèi)置的時序電路滿足時序要求。第一種方法需要配備專門的管腳，緩沖器等相關電路，對于走線來說難度更大。而對于采用異步電路的存儲器來說，為了保證電源管理模塊的正常運行，確保系統(tǒng)的穩(wěn)定性，應選用第二種方案，在電源管理模塊中內(nèi)置產(chǎn)生控制信號的電路，產(chǎn)生ENAVCCn和ENAVREGn兩個控制信號之間的延時差，延時值可調(diào)整。使兩個信號之間相差延時值為80ns左右，這就能很好的滿足要求，避免讀寫切換造成的錯誤狀態(tài)。

4 結(jié)束語

綜上所述，存儲單元的電學特性和工藝特點是設計存儲器的重要依據(jù)。本次探究的非揮發(fā)性半導體存儲器芯片依據(jù)其電壓結(jié)構(gòu)特性，采取優(yōu)化系統(tǒng)架構(gòu)措施，優(yōu)化電路設計，提升存儲器讀寫速度，降低存儲器的功耗。具體電路模塊設計包括：譯碼器電路設計、靈敏放大電路設計、地址跳變探測器ATD電路設計、控制邏輯電路設計、電源管理模塊設計，本文所探究的存儲器讀取性能滿足使用要求。

參考文獻

[1]劉寧，非易失性納米晶存儲技術研究[D].安徽大學，2010.

[2]楊華烽.納米硅非揮發(fā)性存儲器的工藝處理和存儲特性研究[D].南京大學，2012.

[3]陳心滿趙靈智，牛巧利等，基于阻變效應非揮發(fā)性存儲器的研究概述[J].材料導報，2012，26（15）：19_26.

[4]新型非揮發(fā)性存儲器的制作及機理研究[D].西安電子科技大學，2014.