孫澤月 姚武生

（1.博微太赫茲信息科技有限公司 合肥 230088）（2.中國電子科技集團公司第三十八研究所 合肥 230088）

1 引言

信號源是很多現(xiàn)代電子設(shè)備和系統(tǒng)中不可或缺的部分，其性能的好壞直接決定雷達、通信、電子對抗等電子系統(tǒng)性能。隨著電信技術(shù)的飛速發(fā)展，各種系統(tǒng)對信號源性能的要求也逐步增加，更寬的工作頻率帶寬、更高的頻率分辨力、更低的相位噪聲、更快的頻率轉(zhuǎn)換速度、更高的頻率穩(wěn)定性成為了現(xiàn)代頻率合成技術(shù)的普遍要求［1～5］。

近年來，直接頻率合成技術(shù)（DDS）被廣泛應(yīng)用于頻率合成器，使得實現(xiàn)這些更高的指標要求成為可能。然而直接頻率合成技術(shù)存在工作頻帶受限、雜散抑制性能差等缺點，決定了DDS在大部分應(yīng)用場合中只能結(jié)合傳統(tǒng)的頻率合成技術(shù)相互取長補短［6～7］。例如在能很好解決本振泄露的超外差接收機中，需要與兩路具有一定差頻的本振信號分別混頻以得到發(fā)射和接收本振信號，但混頻器又是非線性器件，這會對混頻提出更高的要求。另外一種解決方案是利用信號源輸出兩路差頻信號，經(jīng)過倍頻后得到所需帶寬的信號即可，在這種情況下必須保證信號源輸出的兩路信號嚴格同步。除此之外，實現(xiàn)信號源的多路輸出信號同步在雷達通信等諸多領(lǐng)域都有著十分廣泛的應(yīng)用前景［8～10］。

對于分立的DDS芯片，各芯片參數(shù)的差異會造成輸出信號頻率和相位不同，即使各芯片采用同一頻率控制字和同一參考時鐘，也很難做到輸出信號同步。文章中給出了一種基于AD9915的雙路DDS寬帶系統(tǒng)的同步方法，經(jīng)過驗證該方法能夠?qū)崿F(xiàn)兩路輸出信號穩(wěn)定同步。

2 系統(tǒng)方案設(shè)計

根據(jù)整體系統(tǒng)指標要求，文章設(shè)計的雙路快速跳頻信號源系統(tǒng)輸出信號頻率為234MHz～312MHz，每個頻點的駐留時間最小值為9.6ns，輸出帶寬內(nèi)信號的相位噪聲優(yōu)于-130dBc/Hz@1kHz，雜散優(yōu)于-60dBc，且頻率步進可調(diào)，同時支持單頻、跳頻兩種工作模式。該信號源硬件總體設(shè)計框圖如圖1所示。

圖1 雙路同步DDS系統(tǒng)框圖

DDS芯片是整個信號源系統(tǒng)的核心，本雙路DDS系統(tǒng)使用的是ADI公司的AD9915單通道DDS芯片，其最高工作時鐘為2.5GHz，根據(jù)DDS工作原理可知，其輸出信號的最高頻率約為40%fclk，即為1GHz。此時輸出信號的頻率分辨率為fclk/232≈582mHz，是一款功能十分強大的直接頻率合成芯片［11］，滿足輸出信號技術(shù)指標要求。

單片機選用TI公司的MSP430系列芯片，是計算機和DDS之間交互通信的接口，初始程序通過JTAG下載入單片機內(nèi)存內(nèi)?？赏ㄟ^UART通信接口實時改變AD9915芯片的配置參數(shù)，包括工作模式、起始頻率、終止頻率、頻率步進、駐留時間等，同時將這些參數(shù)存于Flash內(nèi)，實現(xiàn)掉電保存功能。上電時單片機從Flash內(nèi)讀取配置參數(shù)，并對各個參數(shù)的正確與否進行相應(yīng)的判斷，若參數(shù)配置正確，則通過SPI通信協(xié)議傳輸給AD9915芯片，AD9915芯片根據(jù)接收到的配置數(shù)據(jù)產(chǎn)生相應(yīng)頻率和相位的波形；若任何一個參數(shù)錯誤則將錯誤信息通過RS-232通信協(xié)議顯示到計算機顯示屏上。

單片機的復位信號、掃頻方向控制信號、參考時基信號均由上位機提供，這里不再做詳細描述。該系統(tǒng)能夠同步的關(guān)鍵在于，輸入兩路DDS的參考時基、掃頻方向控制信號DRCTL、同步工作時鐘信號SYNC_CLK、寄存器更新信號I/O_UPDATE要保持嚴格同步，這就需要在做PCB設(shè)計的時候?qū)⑼獠窟B線的誤差降至最低，從而降低兩路DDS輸出信號同步的難度。

3 軟硬件設(shè)計

3.1 硬件接口

該雙路DDS系統(tǒng)產(chǎn)生兩路同頻同相位的正弦輸出信號，采用了兩片獨立的AD9915單通道DDS芯片，該DDS芯片的所有配置接口均與單片機的I/O接口相連接。需要注意的是，當要使用I/O中斷功能的信號，所使用的I/O端口需具有中斷功能。單片機與計算機之間的通信接口采用RS-232協(xié)議，JTAG接口為標準四線協(xié)議接口。

為了成功的同步，必須控制每個器件的參考時基REFCLK、同步工作時鐘SYNC_CLK和寄存器更新信號I/O_UPDATE，當DDS處于外部觸發(fā)的跳頻工作模式時，還必須保證跳頻方向控制信號DRCTL的同步。本質(zhì)上是讓兩路DDS芯片采用相同的內(nèi)部時鐘進行計數(shù)，以保證同一段時間內(nèi)兩片DDS芯片的計數(shù)差值在±1范圍內(nèi)甚至更精確［12］。因此，在進行方案設(shè)計時以上幾種信號是該雙路DDS寬帶同步系統(tǒng)設(shè)計的關(guān)鍵。

3.1.1 參考時鐘

DDS芯片內(nèi)部系統(tǒng)工作時鐘是參考時鐘REFCLK的延遲副本，輸入到兩路DDS芯片的參考時鐘誤差較大時會影響SYNC_CLK邊沿與參考時鐘對齊的能力，即使不考慮其他因素，那么輸出信號將至少存在相位誤差甚至是同步失敗，因此必須慎重考慮電路板布局中的時鐘分配方式。

DDS芯片的參考時鐘具有兩種輸入方式，其中一種為外接晶振，利用內(nèi)部集成的鎖相環(huán)模塊得到所需的2.5GHz時鐘；另外一種即為外部直接輸入2.5GHz參考時鐘。設(shè)計中采用直接外部輸入2.5GHz的方式，以使得輸出信號的相位噪聲滿足系統(tǒng)指標需求。為了保證輸入到DDS芯片的時鐘同步，使用ADI公司的ADCLK925雙通道芯片作為時鐘分配器，兩路輸出端口間的傳輸延時差最大為10ps。在進行PCB繪制時保證ADCLK925到兩片DDS的距離相等，推薦的布線示意圖參見圖2。

圖2 時鐘信號接口圖

3.1.2 同步工作時鐘

同步工作時鐘SYNC_CLK是由DDS內(nèi)部產(chǎn)生的CMOS信號，其輸出的信號頻率為系統(tǒng)時鐘的十六分之一，當系統(tǒng)時鐘為2.5GHz時，其頻率約為156.25MHz。DDS芯片的I/O_UPDATE信號、并行編程信號D0～D31以及控制信號PS［2：0］等均是在SYNC_CLK的上升沿進行采樣，若SYNC_CLK的上升沿未對齊，即使參考時鐘嚴格同步也不能保證DDS輸出信號同步。

同步SYNC_CLK的方法是同時復位產(chǎn)生SYNC_CLK信號的內(nèi)部分頻器。而這個復位信號即為SYNC_IN，因此同步SYNC_CLK就轉(zhuǎn)化為了同步SYNC_IN信號，并且DDS芯片內(nèi)部SYNC_IN信號與內(nèi)部系統(tǒng)時鐘信號REFCLK必須滿足建立時間要求，即在分頻器處內(nèi)部SYNC_IN的上升沿應(yīng)置于內(nèi)部系統(tǒng)時鐘周期的中心。但DDS內(nèi)部的時序關(guān)系又是未知的，當DDS芯片引腳處SYNC_IN信號的上升沿與系統(tǒng)時鐘REFCLK的上升沿對齊時，如圖3所示，即可滿足以上要求。

圖3 外部引腳上SYNC_IN與REFCLK時序關(guān)系圖

該雙路DDS寬帶同步系統(tǒng)中，兩路DDS芯片的SYNC_IN信號使用ADI公司的時鐘分配器AD9513來實現(xiàn)，AD9513是三通道時鐘分配芯片，當輸出信號為CMOS信號時各個通道的延時誤差不超過260ps，在PCB布線時要盡可能地控制輸出信號線長度誤差。而其輸入信號來自于DDS的輸出信號SYNC_OUT，SYNC_OUT信號的頻率是系統(tǒng)時鐘的頻率的1/384，使用SYNC_OUT作為SYNC_IN輸入信號的好處是，若所有器件的外部引腳時序關(guān)系未滿足要求時，可以通過調(diào)整DDS寄存器內(nèi)SYNC_OUT的延遲來微調(diào)SYNC_IN的上升沿，使得兩路DDS芯片的SYNC_CLK信號正確同步，圖4為SYNC_IN信號的接口關(guān)系圖。

圖4 SYNC_IN信號同步接口圖

3.1.3 寄存器更新信號

當單片機通過SPI通信協(xié)議將頻率和相位控制字寫入DDS時，實際上并未將寄存器立即更新，而是將控制寄存在緩存內(nèi)，所有的DDS內(nèi)核不會對這些改變做出響應(yīng)，直到寄存器更新信號I/O_UPDATE到來后，才將頻率和相位控制字所對應(yīng)的寄存器進行更新。因此只有當SYNC_CLK對齊并且I/O_UPDATE信號同步后，兩路DDS輸出信號才能同步。

圖5 I/O_UPDATE信號接口圖

寄存器更新信號I/O_UPDATE是由單片機產(chǎn)生的，使用TI公司的觸發(fā)器芯片SN74HC74-EP來實現(xiàn)兩路I/O_UPDATE信號的同步，如圖5所示。

3.2 軟件控制流程

由上面的介紹可知，只保證PCB的布線等長是不夠的，還必須能夠在軟件上微調(diào)某些寄存器的值，以使得相應(yīng)信號滿足對應(yīng)的時序關(guān)系，如在同步兩路DDS的SYNC_CLK的過程中，就需要使能SYNC_OUT輸出引腳并調(diào)節(jié)其時延。在幾個需要同步的信號中，只有同步SYNC_CLK是需要軟件控制的，為了方便描述，這里將同步SYNC_CLK的過程簡稱為同步配置，同步配置需要分為以下過程。

1）執(zhí)行一次DAC校準，即將寄存器0x03的DACCAL置1，隨后清零；

2）使能SYNC_OUT輸出功能，即將寄存器0x01的SYNC_OUT使能位置1；

3）使能SYNC位，即將寄存器0x1B的SYNC位置1；

4）調(diào)節(jié)SYNC_OUT延遲位，即調(diào)節(jié)寄存器0x1B的SYNC_OUT延遲位的值，使得SYNC_IN與系統(tǒng)時鐘更好的對齊；

5）再一次執(zhí)行DAC校準，此時兩路DDS的SYNC_CLK已經(jīng)對齊。

除了實現(xiàn)輸出信號同步外，還需要支持RS-232通信協(xié)議，可通過軟件界面將外部輸入的頻率、相位、時間等配置參數(shù)傳輸入DDS芯片中，并更新DDS芯片的輸出信號。根據(jù)AD9915的時序特點，圖6給出了單片機控制單元的軟件流程圖。

圖6 軟件流程圖

首次上電時，單片機的Flash芯片內(nèi)并沒有存儲數(shù)據(jù)，因此需要通過RS-232通信接口賦予初始化正常工作時默認的參數(shù)，然后重新上電。要求雙路DDS系統(tǒng)具有單頻和跳頻兩種工作模式，同步配置完成之后按照判斷的工作模式進行寄存器配置輸出信號，需要注意的是，配置完成所有DDS寄存器參數(shù)后才能統(tǒng)一進行寄存器更新操作，確保同步的正確性。同時開啟串口通信的中斷使能，當通過串口修改寄存器參數(shù)配置時會觸發(fā)中斷，并在接收完參數(shù)后判斷配置參數(shù)的正確與否，只有在配置參數(shù)完全正確時才將參數(shù)寫入Flash，實現(xiàn)掉電保存，否則報錯。

4 實物及測試結(jié)果

該雙路DDS同步系統(tǒng)的信號分為數(shù)字和模擬兩個部分，為了避免相互之間的干擾，數(shù)字和模擬兩部分盡量分開布局布線，印制電路板為羅杰斯4350B板材與FR4板材的6層混合疊壓結(jié)構(gòu)，外部控制信號通過九針微矩形連接器接入系統(tǒng)，實物圖如圖7所示。

使用安立公司的MG3692C信號源給雙路DDS同步系統(tǒng)做參考時鐘，經(jīng)過濾波放大后，用Tektronix公司的示波器MDO3104測試兩路DDS的輸出信號如圖8所示，可以看出，兩路信號已經(jīng)能夠正確同步，并通過了開關(guān)機和24小時穩(wěn)定性測試，說明該雙路DDS系統(tǒng)同步穩(wěn)定可靠。

圖7 雙路DDS寬帶同步系統(tǒng)實物圖

圖8 DDS輸出信號波形

用Keysight公司的頻譜分析儀N9040B測試工作頻率234MHz～312MHz內(nèi)的輸出信號功率、平坦度、雜散、相位噪聲性能如表1所示。

表1 信號指標參數(shù)對比表

圖9和圖10分別為頻率為234.75MHz時的頻譜圖和相位噪聲測試曲線，由測試數(shù)據(jù)可知，兩路DDS輸出信號的功率均在7dBm左右，相位噪聲優(yōu)于-130dBc/Hz@偏移1kHz，雜散最低抑制達到-76dBc，每個頻點最短駐留時間為9.6ns，指標滿足系統(tǒng)要求。

圖9 DDS輸出信號頻譜圖

圖10 DDS輸出信號相位噪聲曲線

5 結(jié)語

本設(shè)計中基于AD9915的雙路DDS寬帶同步系統(tǒng)輸出信號實現(xiàn)了穩(wěn)定的同步，而且輸出信號具有頻率轉(zhuǎn)換速度快、雜散抑制度高、相位噪聲性能優(yōu)越等特點。除此之外，輸出信號帶寬可擴展至1GHz，滿足各種體制雷達、電子測量系統(tǒng)和通信系統(tǒng)的指標要求，已經(jīng)成功應(yīng)用于某雷達系統(tǒng)中。