黃科文，劉益民，洪遠(yuǎn)泉

（韶關(guān)學(xué)院 物理與機(jī)電工程學(xué)院，廣東 韶關(guān)512005）

數(shù)字示波器是隨著數(shù)字集成電路技術(shù)的發(fā)展而出現(xiàn)的新型智能化示波器，已經(jīng)成為電子測(cè)量領(lǐng)域的基礎(chǔ)測(cè)量儀器.隨著新技術(shù)、新器件的發(fā)展，它正向帶寬化、模塊化、多功能和網(wǎng)絡(luò)化的方向發(fā)展.數(shù)字示波器的技術(shù)基礎(chǔ)是數(shù)據(jù)采集，其設(shè)計(jì)技術(shù)可以應(yīng)用于更廣泛的數(shù)據(jù)采集產(chǎn)品中.但數(shù)字示波器本身存在失真比較大的缺點(diǎn).由于數(shù)字示波器是通過對(duì)波形采樣來顯示，采樣點(diǎn)數(shù)越少失真越大，通常在水平方向有512個(gè)采樣點(diǎn)，受到最大采樣速率的限制，在最快掃描速度及其附近采樣點(diǎn)更少，因此高速時(shí)失真更大；測(cè)量復(fù)雜信號(hào)能力差，由于數(shù)字示波器的采樣點(diǎn)數(shù)有限以及沒有亮度的變化，使得很多波形細(xì)節(jié)信息無法顯示出來，雖然有些可能具有兩個(gè)或多個(gè)亮度層次，但這只是相對(duì)意義上的區(qū)別，再加上示波器有限的顯示分辨率，使它仍然不能重現(xiàn)模擬顯示的效果.

電子系統(tǒng)的飛速發(fā)展帶動(dòng)了信號(hào)頻率的增加以及信號(hào)變得更加復(fù)雜，為了更好地檢測(cè)此類復(fù)雜信號(hào)，寬帶高采樣率數(shù)字示波器便成為必須的一種儀器［1-2］.另外，當(dāng)代的電子系統(tǒng)中偶發(fā)信號(hào)更加普及，而且這類信號(hào)通常情況下會(huì)成為系統(tǒng)調(diào)試的關(guān)鍵因素，因此快速準(zhǔn)確的獲取此類型的偶發(fā)信號(hào)，提高測(cè)試的效率亦將成為數(shù)字示波器必須解決的問題［3］.而解決這類問題的關(guān)鍵點(diǎn)在于在高采樣率基礎(chǔ)上對(duì)高速數(shù)據(jù)進(jìn)行實(shí)時(shí)處理.TIADC（Time Interleaved Analog to Digital Converter）是指時(shí)分交替模數(shù)轉(zhuǎn)換.采用TIADC構(gòu)架便可以使高采樣率得以實(shí)現(xiàn)［4］.為了完成目前對(duì)復(fù)雜寬帶信號(hào)的實(shí)時(shí)捕獲及處理，本文設(shè)計(jì)了基于TIADC架構(gòu)的20 GSPS（20 G高采樣率）數(shù)字示波器系統(tǒng).

1 系統(tǒng)總體架構(gòu)

系統(tǒng)的硬件設(shè)計(jì)方案見圖1，系統(tǒng)主體結(jié)構(gòu)主要包括：調(diào)整通道、ADC（4片），F(xiàn)PGA1-FPGA4（用于采集接收到的數(shù)據(jù)并將采集到的數(shù)據(jù)進(jìn)行存儲(chǔ)）、FPGA5（用于波形的三維映射以及TIADC的誤差校準(zhǔn)）、DSP（Digital Single Processor，用于調(diào)控系統(tǒng)的運(yùn)行同時(shí)會(huì)對(duì)數(shù)據(jù)進(jìn)行后處理）、FPGA6（用于測(cè)量并顯示時(shí)間）以及TDC（測(cè)量時(shí)間的電路）.另外，DSP芯片上還外掛有USB、LAN、鍵盤以及外設(shè)電路.

進(jìn)行調(diào)整后的信號(hào)會(huì)被分別送到4個(gè)ADC中，各個(gè)ADC采集到的數(shù)據(jù)分別送到對(duì)應(yīng)的單獨(dú)的FPGA，當(dāng)數(shù)據(jù)輸入到FPGA中后要先通過ISERDESE串進(jìn)行轉(zhuǎn)換并進(jìn)行減速，這樣高速數(shù)據(jù)的接收也就完成了，數(shù)據(jù)接收完成后數(shù)據(jù)在輸入到時(shí)基電路中進(jìn)行相應(yīng)的抽取以及插值操作，然后這些數(shù)據(jù)將會(huì)被存儲(chǔ)到FIFO［5-6］，這時(shí)數(shù)據(jù)將會(huì)通過總線的形式輸送進(jìn)FPGA5對(duì)數(shù)據(jù)后處理以及波形三維映射，當(dāng)數(shù)據(jù)轉(zhuǎn)化為圖形后將被寫進(jìn)FPGA6，這時(shí)波形將由顯示與控制模塊呈現(xiàn)到屏幕上.

圖1 系統(tǒng)硬件原理圖

獲取多個(gè)FPGA的同步時(shí)鐘相位關(guān)系后可以使得系統(tǒng)的并行FPGA采樣數(shù)據(jù)實(shí)現(xiàn)準(zhǔn)確的重組以及合并，這樣把FPGA1～FPGA4的時(shí)鐘輸送到TDC電路［7-8］，這樣附屬FPGA時(shí)鐘同主FPGA時(shí)鐘將會(huì)形成窄脈沖信號(hào)，然后信號(hào)會(huì)輸送到時(shí)間展寬電路，然后信號(hào)將會(huì)被輸送到FPGA的時(shí)間測(cè)量電路中進(jìn)行計(jì)數(shù)，這樣便可以得到同步時(shí)鐘的相位關(guān)系.

2 采樣時(shí)鐘電路設(shè)計(jì)

系統(tǒng)采樣率是20 GSPS，所以設(shè)計(jì)可產(chǎn)生低于50 ps延遲步進(jìn)的鎖相環(huán).擇取ADC為采樣率是5 GSPS的 EV10AQ190［9］，其輸入的采樣時(shí)鐘頻率為 2.5 GHz.

采樣時(shí)鐘抖動(dòng)對(duì)信噪比SNR［10］的擾動(dòng)：

式中，fin及tjitter分別代表輸入頻率及抖動(dòng)時(shí)間.

根據(jù)公式（1）能夠獲知，輸入信號(hào)頻率越高，SNR越小，采樣時(shí)鐘抖動(dòng)越大，SNR越小.該設(shè)計(jì)系統(tǒng)輸入信號(hào)頻率區(qū)間是0～2.5 GHz，設(shè)計(jì)目標(biāo)為低于500 MHz以及正弦輸入時(shí)其有效位數(shù)ENOB［11］分別是6.5 bit左右以及高于6 bit.

要完成2.5 GHz正弦信號(hào)輸入時(shí)ENOB高于6 bit，其采樣時(shí)鐘的抖動(dòng)務(wù)必要符合：

信納比 SINAD［12］：

式中，ω0代表數(shù)字角頻率，△rmax及δTs分別代表最大相對(duì)時(shí)間誤差以及絕對(duì)誤差.

當(dāng)系統(tǒng)諧波失真相對(duì)來說很小時(shí)SINAD幾乎等于SNR，所以時(shí)間誤差要符合：

根據(jù)公式（5），系統(tǒng)運(yùn)用的ADC要能夠細(xì)調(diào)采樣時(shí)鐘延遲，步進(jìn)是30 fs.綜上所述，運(yùn)用PLL完成倍頻生成多路的2.5 GHz采樣時(shí)鐘，同時(shí)運(yùn)用其內(nèi)部的延遲以及ADC內(nèi)部的采樣時(shí)鐘相位調(diào)節(jié)性能分別完成其采樣延遲的粗略以及精細(xì)調(diào)整，其采樣時(shí)鐘原理圖，見圖2.

圖2 采樣時(shí)鐘原理圖

LMK 04806是能夠把系統(tǒng)時(shí)鐘的抖動(dòng)縮減至最小的雙環(huán)組成［13］.PLL1及PLL2分別輸入48 MHz晶振以及24 MHz的VCXO，同時(shí)PLL2的VCO生成的高頻時(shí)鐘通過分頻模塊獲得4路2.5 GHz時(shí)鐘，然后輸送至延遲單元，4路時(shí)鐘分別進(jìn)行延遲后輸送至4個(gè)ADC.2.5 GHz時(shí)鐘進(jìn)至ADC之后運(yùn)用時(shí)鐘BUFFER生成4路1.25 GHz的采樣時(shí)鐘，隨之運(yùn)用相位精細(xì)調(diào)整后再輸送至4個(gè)ADC核.

3 算法設(shè)計(jì)

3.1 基于正弦的誤差校準(zhǔn)算法

設(shè)定正弦信號(hào)：

式中，Ω0代表正弦信號(hào)的角頻率，同時(shí)為已知量，A1、B1及C1為系數(shù).

將其轉(zhuǎn)換成標(biāo)準(zhǔn)正弦信號(hào)：

設(shè)y1,y2,...,yN表示輸入正弦信號(hào)時(shí)分別在t1,t2,…,tN時(shí)刻得到的N個(gè)實(shí)際采樣點(diǎn)，則：

當(dāng)處于校準(zhǔn)模式時(shí)，輸入正弦信號(hào)，隨之系統(tǒng)開始采集，當(dāng)檢測(cè)到FPGA中的FIFO存儲(chǔ)器溢出時(shí)表示完成一次采集.DSP順次讀取每個(gè)通道的采集數(shù)據(jù)，運(yùn)用公式（8）～（10）運(yùn)算獲得參數(shù)A1、B1及C1.隨之運(yùn)用公式（7）運(yùn)算獲得全部通道的增益及相位，進(jìn)而獲得增益、偏置以及時(shí)間誤差.運(yùn)用ADC自帶的模擬校準(zhǔn)及PLL中的相位調(diào)節(jié)單元完成對(duì)誤差的校正，其流程圖見圖3.

3.2 數(shù)據(jù)同步算法設(shè)計(jì)

為了確保數(shù)據(jù)同步，于完成ADC、PLL復(fù)位時(shí)以及FIFO寫能開始時(shí)，恒定每個(gè)通道延遲Dk的差值，最終完成對(duì)數(shù)據(jù)的延遲以消除Dk的差值.假定兩個(gè)FPGA因保存產(chǎn)生的延遲分別是D1及D2：

圖3 基于正弦擬合的誤差校準(zhǔn)流程圖

如果△D＞0，那么表示FPGA2因保存產(chǎn)生的延遲低于小于FPGA1，進(jìn)而需要完成對(duì)FPGA2的數(shù)據(jù)延遲△D.

完成數(shù)據(jù)延遲后，F(xiàn)PGA1及FPGA2因保存致使的總延遲一致，進(jìn)而就能夠完成對(duì)數(shù)據(jù)的重組.要得到每個(gè)FPGA之間的保存延遲，需完成復(fù)位狀況篩選及延遲測(cè)量.

（1）復(fù)位狀況篩選

復(fù)位狀況關(guān)鍵呈現(xiàn)于ADC_PCLK間相位關(guān)系的改變，故需測(cè)量各ADC_RCLK間相位的時(shí)間間隔［14］，把3個(gè)從FPGA中的ADC_RCLK輸送至選擇器，擇取其中一個(gè)輸送至脈沖形成電路和主FPGA的ADC_RCLK構(gòu)成一個(gè)窄脈沖，隨之把其進(jìn)行展寬操作輸送至FPGA6中的時(shí)間測(cè)量電路完成計(jì)數(shù)，最后依照計(jì)數(shù)值獲得相位關(guān)系.

完成對(duì)ADC以及PLL復(fù)位后，運(yùn)用TDC電路測(cè)量ADC_RCLK之間的相位，若其相位等于設(shè)定值，則復(fù)位成功，否則再一次發(fā)送ADC以及PLL復(fù)位指令直至相位等于設(shè)定值.

（2）延遲測(cè)量

保存延遲的測(cè)量需輸入快沿信號(hào)［15］，于DSP中完成每個(gè)通道采樣數(shù)據(jù)上升沿間相位差△D檢測(cè)：第一步搜索每個(gè)ADC采樣數(shù)據(jù)經(jīng)過上升沿中心的采樣點(diǎn)位置，隨之運(yùn)算其位置差，各采樣點(diǎn)是200 ps，則相位差：

式中，n表示位置差.

4 實(shí)驗(yàn)分析

設(shè)計(jì)的20 GSPS數(shù)字示波器系統(tǒng)經(jīng)過全方位的測(cè)試，驗(yàn)證了誤差校準(zhǔn)算法運(yùn)用到實(shí)際的系統(tǒng)中可以實(shí)現(xiàn)的性能.設(shè)置采集板包括ADC（4個(gè)）和FPGA（5個(gè)）.兩對(duì)SMA連線將模擬信號(hào)傳輸進(jìn)采集板，模擬信號(hào)通過一分二的模擬驅(qū)動(dòng)電路轉(zhuǎn)化成四路模擬信號(hào)分別輸入到4個(gè)ADC中.DSP控制系統(tǒng)的運(yùn)行，DSP控制總線以及數(shù)據(jù)總線通過連接器連接.另外，采集板上還擁有進(jìn)行采樣的時(shí)鐘電路以及用于數(shù)據(jù)同步的TDC電路.運(yùn)用正弦擬合算法來實(shí)現(xiàn)校準(zhǔn)，進(jìn)行校準(zhǔn)前后的頻譜圖分別見圖4和圖5.

圖4 校準(zhǔn)前頻譜圖

圖5 校準(zhǔn)后頻譜圖

依照?qǐng)D5能夠獲知，校準(zhǔn)后失真很大程度上得到削減，頻譜失真也基本清除.校準(zhǔn)前SNR為37.282 8 dB，校準(zhǔn)之后SNR到達(dá)4 039 154 dB.SINAD也從35.784 2 dB相應(yīng)的變成37.712 1 dB.

ENOB隨頻率改變的測(cè)試結(jié)果見圖6.根據(jù)圖6能夠獲知，信號(hào)頻率低于500 MHz時(shí)，ENOB是6.5 bits左右，其關(guān)鍵是受到系統(tǒng)噪聲的限制，500 MHz以及2.5 GHz位置時(shí)分別減小至6.446 bits以及6.285 bits，2 GHz至2.5 GHz頻段ENOB減小的速度相對(duì)很快，關(guān)鍵是受到系統(tǒng)時(shí)鐘抖動(dòng)及校準(zhǔn)精度的限制.總之在低于500 MHz以及500 MHz～2.5 GHz正弦輸入時(shí)其有效位數(shù)ENOB分別是6.5 bit左右以及高于6 bit，符合設(shè)計(jì)目標(biāo).

運(yùn)用雙脈沖法以完成對(duì)系統(tǒng)捕獲能力的評(píng)估見圖7.

圖6 系統(tǒng)ENOB隨頻率改變曲線

圖7 雙脈沖法原理

確保脈沖寬度T1及T2全部展現(xiàn)于示波器屏幕，調(diào)整觸發(fā)電平至可引起正常觸發(fā)的合適位置，輸出一次雙脈沖.若兩個(gè)脈沖都可以被捕獲，那么縮減減其間隔△T直至第二個(gè)脈沖無法被捕獲，進(jìn)而得到兩個(gè)脈沖的最小時(shí)間間隔△Tmin，則最高捕獲率WCR：

經(jīng)過測(cè)試該系統(tǒng)能夠得到的△Tmin是0.16μs，WCR=6.25×106wfms/s，滿足要求.

5 結(jié)語

基于TIADC架構(gòu)設(shè)計(jì)了20 GSPS的數(shù)字示波器，完成了對(duì)低抖動(dòng)、相位可調(diào)的采樣時(shí)鐘設(shè)計(jì)、多片ADC間采樣數(shù)據(jù)保存同步以及誤差校準(zhǔn)算法設(shè)計(jì).最后對(duì)系統(tǒng)進(jìn)行實(shí)驗(yàn)分析，其結(jié)果表明：校準(zhǔn)后頻譜失真基本得以消除，校準(zhǔn)前后SNR及SINAD分別從37.282 8 dB、35.784 2 dB提升至40.915 4 dB及38.712 1 dB，另外在低于500 MHz以及500 MHz～2.5 GHz正弦輸入時(shí)其ENOB分別是6.5 bit左右以及高于6 bit，符合設(shè)計(jì)目標(biāo)其表現(xiàn)出良好的性能.不足之處是TIADC系統(tǒng)存在的誤差可能會(huì)影響系統(tǒng)的整體性能.