宋曉鋒

（上海市可擴(kuò)展計(jì)算與系統(tǒng)重點(diǎn)實(shí)驗(yàn)室（上海交通大學(xué)），上海 200240）

李德恒

（高效能服務(wù)器與存儲(chǔ)技術(shù)國家重點(diǎn)實(shí)驗(yàn)室（浪潮電子信息產(chǎn)業(yè)股份有限公司），山東 濟(jì)南 250101）

0 引言

開關(guān)電源為服務(wù)器和存儲(chǔ)電路板設(shè)計(jì)中的常用電路，為了降低電路中電源噪聲，在用電芯片端會(huì)加入去耦電容。理想情況下，去耦電容要盡量靠近芯片放置，且要與芯片用電PIN放在同一層面，以保證去耦效果。隨著芯片引腳設(shè)計(jì)越來越密集，信號(hào)走線越來越多，放置去耦電容的空間越來越有限。如何在有限的空間里，找出合理的去耦電容放置位置，變得尤為重要。

1 電容去耦理論

1.1 電容去耦原理

電容去耦的原理，可以從兩方面來解釋[1]，儲(chǔ)能的角度和阻抗的角度。從儲(chǔ)能的觀點(diǎn)來看，當(dāng)負(fù)載需要瞬間的一個(gè)大電流時(shí)，開關(guān)電源無法滿足瞬間的電流需求，這時(shí)負(fù)載電壓就會(huì)有一個(gè)跌落，而如果電路中加有電容，電容儲(chǔ)存的電荷則可以在此時(shí)快速供給負(fù)載芯片，從而避免了負(fù)載電壓大的波動(dòng)。從阻抗的角度來說，從負(fù)載芯片端看，將開關(guān)電源模塊及其電容等效為一個(gè)阻抗值Z，其計(jì)算公式見公式（1），要保證負(fù)載電流變化時(shí)負(fù)載電壓的波動(dòng)在允許的范圍內(nèi)，就要設(shè)計(jì)合理的阻抗Z，一般情況下，Z的數(shù)值越小越好。

1.2 PCB寄生電感

一般寄生電感的計(jì)算為單純的平面或?qū)w寄生電感，但是對(duì)于PCB來說，電源平面附近總有地平面存在，其電感的計(jì)算為電源與地的回路電感，根據(jù)[2]可知，其計(jì)算公式為式（2）。

其中，Lloop表示回路電感，h表示電源面與地的距離（單位為mil），Len和w分別表示平面長(zhǎng)度和寬度（單位為in）。

1.3 過孔寄生電感

去耦電容的焊盤附近都會(huì)有過孔的存在，過孔也存在寄生電感，其會(huì)減弱去耦電容的作用，根據(jù)[3]可知，過孔寄生電感的計(jì)算公式為式（3）。

其中，Lvia為過孔寄生電感，h為過孔長(zhǎng)度，d為過孔直徑，單位為in。

1.4 電容等效模型

電容的模型可以用S參數(shù)，高階等效模型，RLC等效模型等形式，在實(shí)際的應(yīng)該中經(jīng)常使用由串聯(lián)等效電阻ESR、串聯(lián)等效電感ESL、電容組成的RLC模型。根據(jù)RLC模型畫出電容的阻抗曲線（如圖1）。

圖1 電容阻抗曲線

從圖中可知，在諧振頻率之前，電容表現(xiàn)為容性；在諧振頻率之后，電容表現(xiàn)為感性。也就是說它的阻抗隨著頻率的增加先減小后增大，等效阻抗的最小值發(fā)生在串聯(lián)諧振頻率時(shí)，這時(shí)電容的容抗和感抗相互抵消，表現(xiàn)為阻抗大小恰好等于寄生串聯(lián)電阻ESR。在實(shí)際應(yīng)用中，我們選擇電容的時(shí)候要盡量選擇低ESR、盡量小的ESL的電容。

實(shí)際設(shè)計(jì)過程中，電容看到的電感不僅僅包含自身的寄生電感，還包含PCB寄生電感、過孔的寄生電感等，實(shí)際分析電容的去耦效果時(shí)，以上寄生電感都要予以考慮。

2 去耦電容擺放位置分析

1.1 設(shè)計(jì)方案1分析

如圖2所示為L(zhǎng)ayout設(shè)計(jì)方案1，其中箭頭所示為電源傳輸路徑的方向，1、2、3、4為去耦電容，5為電容的電源孔，6為電容的地孔。因負(fù)載芯片端沒有足夠的空間放置電容，所以去耦電容1、2、3、4放到了傳輸路徑的中間位置，并遵循傳統(tǒng)設(shè)計(jì)規(guī)則，電容都放在了與芯片相同的層面TOP層。因此處高速線密集，只有在5和6的位置有打過孔的空間。

圖2 Layout設(shè)計(jì)方案1

根據(jù)公式（2），計(jì)算電容1的PCB寄生電感（包含電源和地電感兩部分）約為0.14 nH，電容2的PCB寄生電感約為0.112 nH。

2.2 設(shè)計(jì)方案2分析

設(shè)計(jì)方案2如圖3所示，其將電容1和2放到了距離過孔更近的BOT層，電容3和4的位置不變。對(duì)電容1和2來說，因其距離過孔位置更近，其PCB寄生電感將會(huì)相應(yīng)減小，但是因電容位置BOT層，也會(huì)帶來額外的過孔寄生電感。

根據(jù)公式（2），計(jì)算電容1的PCB寄生電感約為0.09 nH，電容2的PCB寄生電感約為0.06 nH。

根據(jù)公式（3），電源過孔簇5帶來的寄生電感約為0.013 nH，地過孔簇6帶來的寄生電感約為0.017 nH。

總體來看，方案2的寄生電感小于方案1，方案2的去耦設(shè)計(jì)會(huì)帶來更好的去耦效果。

圖3 Layout設(shè)計(jì)方案2

3 仿真驗(yàn)證

為了驗(yàn)證上述的理論分析的正確性，對(duì)方案1與方案2的設(shè)計(jì)進(jìn)行仿真分析，其仿真結(jié)果如圖4所示。其中實(shí)線為方案1的阻抗曲線，虛線為方案2的阻抗曲線?？梢钥吹教摼€所示的阻抗小于實(shí)線所示阻抗，且其主要區(qū)別位于寄生電感作用區(qū)域，從而驗(yàn)證了以上理論分析的正確性和優(yōu)化方案2的設(shè)計(jì)可行性。

4 結(jié)語

對(duì)開關(guān)電源設(shè)計(jì)過程中，PCB空間有限情況下去耦電容的擺放位置進(jìn)行理論分析，并進(jìn)行仿真驗(yàn)證。結(jié)果表明，在無法保證去耦電容都擁有過孔的情況下，將去耦電容分別放置于TOP和BOT層將比傳統(tǒng)的將電容放置于芯片同層TOP層，具有更小的寄生電感，從而具有更好的去耦效果。

圖4 方案1與方案2阻抗比較分析