宋瑞良，劉一波

1)中國電子科技集團(tuán)公司第五十四研究所，河北石家莊 050081；2)天津大學(xué)電氣自動化與信息工程學(xué)院，天津 300072

通信產(chǎn)業(yè)的迅猛發(fā)展對無線傳輸系統(tǒng)的數(shù)據(jù)率需求與日俱增．太赫茲頻段 (100 GHz～10 THz)通信系統(tǒng)因其所具備的極寬頻帶特性，逐漸成為研究熱點(diǎn)．然而，該頻段通信系統(tǒng)高數(shù)據(jù)率的特征仍處在芯片測試環(huán)節(jié)，對測試環(huán)境的搭建提出巨大挑戰(zhàn)．由于鍵合線寄生的電感在高頻信號傳輸過程中無法忽略，印制電路板(printed circuit board，PCB)與綁定的焊盤也具有很大的寄生電容，在高數(shù)據(jù)率通信系統(tǒng)的測試環(huán)境中，頻率高于10 GHz的信號通過鍵合線灌入系統(tǒng)難以實(shí)現(xiàn)良好的阻抗匹配．此外，在片外也很難通過儀器產(chǎn)生如此高的數(shù)據(jù)率，且能滿足測試要求的偽隨機(jī)序列信號．因此，一種較低成本的測試方案，即利用片上偽隨機(jī)二進(jìn)制序列(pseudo-random bit sequence， PRBS)發(fā)生器，產(chǎn)生具有足夠高數(shù)據(jù)率，并能滿足測試調(diào)制需求的輸入信號，為太赫茲頻段下的高數(shù)據(jù)率通信系統(tǒng)測試提供必要條件．

因?yàn)镾iGe BiCMOS、InP等III-V族工藝具有優(yōu)越的頻率特性，數(shù)據(jù)率高達(dá)100 Gbit/s的偽隨機(jī)二進(jìn)制序列發(fā)生器已見報道[1-4]．然而，由于缺乏足夠高數(shù)據(jù)率的片上偽隨機(jī)二進(jìn)制序列發(fā)生器，采用互補(bǔ)金屬氧化物半導(dǎo)體(complementary metal-oxide-semiconductor, CMOS)工藝實(shí)現(xiàn)的太赫茲頻段高數(shù)據(jù)率通信系統(tǒng)測試，需要復(fù)雜的測試方案和昂貴的測試設(shè)備[5-6]．

圖1 傳統(tǒng)的偽隨機(jī)二進(jìn)制序列產(chǎn)生器核心電路框圖Fig.1 Block diagram of the conventional pseudo-random bit sequence generator core

傳統(tǒng)基于CMOS工藝的偽隨機(jī)二進(jìn)制序列發(fā)生器通常由數(shù)字電路設(shè)計完成，由組合邏輯門及多重D觸發(fā)器等組成，整個電路包含數(shù)百個晶體管，通過計算機(jī)輔助設(shè)計完成布局和布線工作，常見的電路結(jié)構(gòu)如圖1．這樣的設(shè)計方法和拓?fù)浣Y(jié)構(gòu)難以獲得足夠高的頻率性能．主要原因有：① 構(gòu)成系統(tǒng)的D觸發(fā)器等延時單元等子模塊主要為數(shù)字電路結(jié)構(gòu)，傳統(tǒng)的數(shù)字電路結(jié)構(gòu)和設(shè)計方法難以勝任極高數(shù)據(jù)率的工作場景；② 由于數(shù)字電路的規(guī)模較大，通常采用計算機(jī)輔助設(shè)計完成器件布局和自動布線工作，數(shù)字電路單元常采用工藝庫中提供的標(biāo)準(zhǔn)數(shù)字單元，這種設(shè)計方式會引入大量寄生電容和寄生電感，其影響會隨工作頻率的提高而逐漸增加，無法忽略甚至限制電路性能．本研究在拓?fù)浣Y(jié)構(gòu)設(shè)計上采用交叉存取的拓?fù)浣Y(jié)構(gòu)和高速數(shù)據(jù)選擇器，在延遲單元設(shè)計上采用電流模式邏輯門結(jié)構(gòu)替代傳統(tǒng)D觸發(fā)器結(jié)構(gòu)．為減小寄生效應(yīng)，采用射頻集成電路的設(shè)計思想，根據(jù)電路特征進(jìn)行布局布線，提升電路整體的高頻性能．

本研究采用40 nm CMOS工藝，實(shí)現(xiàn)一種高數(shù)據(jù)率的PRBS產(chǎn)生器．產(chǎn)生器單路能夠產(chǎn)生數(shù)據(jù)率為20 Gbit/s的偽隨機(jī)信號，且具有差分正交信號輸出，能夠滿足正交相移編碼 (quadrature phase shift keying，QPSK)通信系統(tǒng)的測試需求．在QPSK模式下，輸出數(shù)據(jù)率可達(dá)40 Gbit/s以上．

1 電路設(shè)計

1.1 系統(tǒng)架構(gòu)

本研究實(shí)現(xiàn)的偽隨機(jī)二進(jìn)制序列產(chǎn)生器系統(tǒng)框圖如圖2．系統(tǒng)主要由偽隨機(jī)二進(jìn)制序列核心電路、時鐘分配及驅(qū)動電路，和數(shù)據(jù)選擇器構(gòu)成．偽隨機(jī)二進(jìn)制序列核心電路產(chǎn)生所需的偽隨機(jī)二進(jìn)制序列．時鐘分配及驅(qū)動電路將輸入時鐘進(jìn)行處理，為核心電路提供所需的數(shù)字時鐘．由于本研究實(shí)現(xiàn)的偽隨機(jī)二進(jìn)制序列產(chǎn)生器用于通信系統(tǒng)測試，在片上產(chǎn)生的偽隨機(jī)二進(jìn)制序列將作為被測系統(tǒng)的輸入級，數(shù)據(jù)選擇器通過控制SEL_I/SEL_Q， 被測系統(tǒng)的輸入信號從片上產(chǎn)生的偽隨機(jī)二進(jìn)制序列及外灌數(shù)據(jù)中選擇，使被測電路能夠在測試模式(片上產(chǎn)生的偽隨機(jī)二進(jìn)制序列)和使用模式(外灌所需要的數(shù)據(jù))之間切換．

圖2 偽隨機(jī)二進(jìn)制序列產(chǎn)生器系統(tǒng)框圖Fig.2 Block diagram of the proposed PRBS generator

1.2 偽隨機(jī)二進(jìn)制序列產(chǎn)生器核心電路

偽隨機(jī)二進(jìn)制序列產(chǎn)生器核心電路采用的電路框圖如圖3．電路分為兩個支路，每個支路由7個鎖存器單元和1個異或門組成．因?yàn)殒i存器單元工作在高頻狀態(tài)下，傳統(tǒng)的D觸發(fā)器難以獲得良好性能，故采用電流模式邏輯單元完成鎖存工作．2個支路的輸出通過數(shù)據(jù)選擇器連接在一起．如果所有鎖存器的初始狀態(tài)都為“0”，那么整個偽隨機(jī)二進(jìn)制序列將被鎖死，因此電路中也設(shè)置了啟動開關(guān)防止出現(xiàn)鎖死的狀態(tài)．系統(tǒng)架構(gòu)中有兩個偽隨機(jī)二進(jìn)制序列產(chǎn)生器，I路與Q路的啟動開關(guān)應(yīng)設(shè)置在不同位置．

傳統(tǒng)偽隨機(jī)二級制序列電路(圖1)的輸出數(shù)據(jù)頻率與延時單元的工作頻率和時鐘頻率相同．本研究采用交叉存取拓?fù)浣Y(jié)構(gòu)，可將延時單元的工作頻率、時鐘頻率減為所需輸出數(shù)據(jù)頻率的一半，即偽隨機(jī)二進(jìn)制序列產(chǎn)生器在單路輸出模式下，可實(shí)現(xiàn)的數(shù)據(jù)率是時鐘頻率的2倍．因?yàn)橐葡蚱鳝h(huán)路僅需工作在輸出速度一半的頻率下，這一結(jié)構(gòu)適用于高數(shù)據(jù)率輸出場景，降低了高速緩存器、時鐘輸出驅(qū)動及時鐘分配電路的設(shè)計難度．

圖3 偽隨機(jī)二進(jìn)制序列核心電路框圖Fig.3 Block diagram of the proposed PRBS core

1.3 電流驅(qū)動模式邏輯單元

傳統(tǒng)D觸發(fā)器等基于數(shù)字電路的鎖存器無法勝任如此高的工作頻率，對于延時單元，本研究選擇電流驅(qū)動模式邏輯單元．基本的鎖存器電路結(jié)構(gòu)如圖4．前半個時鐘周期，CKP為高電平、CLN為低電平時，輸出端的信號與輸入信號反向．后半個時鐘周期，CLK為低電平、CLN為高電平時，輸出電平與輸入電平無關(guān)，交叉耦合管構(gòu)成的負(fù)阻結(jié)構(gòu)(M3和M4)將輸出電平保持在CKP為高電平時的輸出電平，由此，電路構(gòu)成了一個鎖存器延時單元．這種鎖存器結(jié)構(gòu)簡單，僅由6個晶體管和2個電阻構(gòu)成，在很高工作頻率下，可通過合理布局和布線，減小寄生，從而具備更高的工作頻率．

鎖存器的時間常數(shù)為

τ=R×(Cds+Cgs+Cload)

(1)

圖4 鎖存器電路原理圖Fig.4 Schematic of the current mode logic latch

其中，R為圖4中R1和R2的負(fù)載電阻和互聯(lián)線的寄生電阻；Cds和Cgs是電路中晶體管的寄生電容；Cload是負(fù)載電容，通常由下一級負(fù)載晶體管的柵電容及互聯(lián)線的寄生電容承擔(dān)．由式(1)可見，減小負(fù)載電阻與晶體管尺寸都能提高工作頻率．然而，如果電阻和晶體管尺寸減小，會影響電路的直流工作狀態(tài)，電路對負(fù)載的驅(qū)動能力也會變差，負(fù)載電容的充放電時間增加，也會影響整個電路的工作頻率．因此在設(shè)計過程中，應(yīng)該通過迭代，綜合考慮最高工作頻率、驅(qū)動能力及直流功耗等多方面因素，選擇最合適的參數(shù)．

1.4 時鐘分配電路

由圖3可知，偽隨機(jī)二進(jìn)制序列核心電路需要差分時鐘．時鐘分配電路需將片外單端輸入時鐘轉(zhuǎn)換為差分時鐘，且具有足夠的驅(qū)動能力，能夠驅(qū)動多級鎖存器和數(shù)據(jù)選擇器等電路．由于采用交叉存取的拓?fù)浣Y(jié)構(gòu)，降低了所需的時鐘頻率，進(jìn)而降低了時鐘分配電路的設(shè)計難度．然而，對數(shù)字電路來說，10 GHz依然是很高的工作頻率，依然無法直接采用數(shù)字標(biāo)準(zhǔn)單元和自動化布局布線完成設(shè)計．

本研究采用的時鐘分配電路如圖5．片外提供的時鐘信號需在片外或片上完成阻抗匹配(阻抗匹配網(wǎng)絡(luò)圖中未畫出)，而后經(jīng)過電容隔直(隔直電容也可用于阻抗匹配)，偏置在合適的直流電壓(VDD/2)后，經(jīng)過緩沖器增強(qiáng)驅(qū)動能力，再分給兩路完成單轉(zhuǎn)差操作．為使得到的差分信號時鐘延對齊，無反相器的一路需要加緩沖器進(jìn)行延時．通過仿真迭代與調(diào)整，設(shè)置合適的反相器與時鐘延時緩沖器尺寸，使差分時鐘保持較為理想的差分狀態(tài)．差分時鐘在輸出前需要通過多級緩沖器，以提高時鐘的驅(qū)動能力．

圖5 時鐘分配電路結(jié)構(gòu)Fig.5 Block diagram of the clock distribution circuit

1.5 高速數(shù)據(jù)選擇器

由于二進(jìn)制序列產(chǎn)生器核心電路采用并行交叉拓?fù)浣Y(jié)構(gòu)，延時單元及時鐘分配電路的工作頻率均為輸出頻率的一半，然而數(shù)據(jù)選擇器的工作頻率與輸出頻率相同．高速數(shù)據(jù)選擇器也可采用電流模式邏輯實(shí)現(xiàn)[7]，原理如圖6．在前半個時鐘周期，CKP為高電平、CKN為低電平時，IN1端口輸入的信號從OUT端輸出．后半個時鐘周期，CKN為低電平、CKN為高電平時，IN2端口輸入的信號從OUT端輸出．

圖6 2∶1數(shù)據(jù)選擇器電路原理圖Fig.6 Schematic of the 2∶1 MUX

1.6 高頻電路版圖設(shè)計考慮

隨著頻率的升高，由互聯(lián)線帶來的寄生效應(yīng)逐漸成為限制電路性能的主要原因，由數(shù)字標(biāo)準(zhǔn)單元、EDA (electronics design automation) 工具自動布局布線的設(shè)計方式難以實(shí)現(xiàn)高頻性能，因此，本研究實(shí)現(xiàn)的電路版圖采用射頻集成電路的設(shè)計思想，充分考慮器件及互聯(lián)線帶來的寄生效應(yīng)，提高電路的高頻性能．

由于器件自身寄生電容的影響，隨著器件尺寸的增加，器件的本征延時會增加，影響器件的工作速度．然而，小尺寸器件難以提供足夠的驅(qū)動能力，下一級電路寄生電容的充放電速度也會因此增加，同樣影響電路的工作速度．因此，在器件尺寸的選擇上，應(yīng)綜合考慮器件的本征延時和驅(qū)動能力，逐級選擇合適尺寸，以實(shí)現(xiàn)在工作頻率上的最優(yōu)化設(shè)計．

在晶體管布局的考慮中，要使管子距離盡可能小，版圖布局盡可能對稱，減少互聯(lián)線不必要的拐彎，并且盡量縮短互聯(lián)線長度．電路單元之間的互連采用高層互聯(lián)線，降低互聯(lián)線對襯底的寄生電容．對于高頻信號關(guān)鍵路徑長距離走線，采用頂層金屬(top metal)實(shí)現(xiàn)，并在信號線周圍做好良好的接地隔離．

2 仿真結(jié)果

本研究實(shí)現(xiàn)的偽隨機(jī)二進(jìn)制序列產(chǎn)生器電路版圖如圖7，電路采用Tsmc 40 nm CMOS標(biāo)準(zhǔn)工藝實(shí)現(xiàn)，版圖面積為0.25 × 0.15 mm2．

圖7 偽隨機(jī)二進(jìn)制序列產(chǎn)生器電路版圖Fig.7 Layout of the proposed PRBS generator

電路及版圖設(shè)計采用Cadence工具完成，由Calibre工具進(jìn)行規(guī)則檢查與后仿驗(yàn)證．由于實(shí)際應(yīng)用中電源和地通過鍵合線提供，仿真過程中電源和地分別串入3.0 nH和0.5 nH的電感以模擬鍵合線的效果．電路需要的電源電壓為1.0 V．

在實(shí)際測試中，輸入時鐘采用外灌方式，由常見的信號源提供幅度為500 mV的正弦波信號即可，時鐘信號通過探針給入，給入芯片后通過阻抗匹配、隔直后片內(nèi)提供偏置，到達(dá)時鐘分配電路,最終形成電路所需要的時鐘．因此在實(shí)際仿真中，時鐘分配電路的輸入信號由阻抗50 Ω的正弦波信號提供，信號幅度為500 mV．

對整體電路使用Calibre PEX工具提取后仿參數(shù)，進(jìn)行瞬態(tài)仿真．當(dāng)時鐘頻率為10 GHz時，I路

瞬態(tài)波形如圖8．可見，啟動電路在發(fā)生器自鎖的情況下能夠發(fā)揮作用，使發(fā)生器離開鎖定狀態(tài)正常工作．單路輸出數(shù)據(jù)率20 Gbit/s，QPSK模式下輸出數(shù)據(jù)率為40 Gbit/s，其眼圖如圖9．電路整體的

圖8 QPSK調(diào)制中I路20 Gbit/s的輸出波形Fig.8 20 Gbit/s output waveform of I path in QPSK mode

圖9 偽隨機(jī)二進(jìn)制序列產(chǎn)生器在QPSK調(diào)制模式下的眼圖Fig.9 Eye diagram of the PRBS generator in QPSK mode

直流功耗為37.5 mW．由仿真結(jié)果可知，該偽隨機(jī)二進(jìn)制序列產(chǎn)生器可滿足QPSK調(diào)制的通訊系統(tǒng)片上測試要求，且最高能達(dá)到40 Gbit/s的總數(shù)據(jù)率輸出．

偽隨機(jī)二進(jìn)制序列產(chǎn)生器的性能概要及文獻(xiàn)對比如表1．可見，本研究實(shí)現(xiàn)的偽隨機(jī)二進(jìn)制序列產(chǎn)生器，能夠提供高數(shù)據(jù)率信號，且消耗更小的面積與功耗．

表1 本文偽隨機(jī)二進(jìn)制序列產(chǎn)生器性能概要與其他文獻(xiàn)對比

結(jié) 語

本研究采用標(biāo)準(zhǔn)40 nm CMOS工藝，實(shí)現(xiàn)一種(27-1)模的偽隨機(jī)二進(jìn)制序列發(fā)生器．該發(fā)生器采用交叉存取的拓?fù)浣Y(jié)構(gòu)，基本延遲單元和數(shù)據(jù)選擇器均采用電流模式邏輯電路結(jié)構(gòu)．單路電路能夠產(chǎn)生20 Gbit/s數(shù)據(jù)率的偽隨機(jī)二進(jìn)制碼輸出，并具有差分正交信號輸出，能夠滿足正交相移編碼的通信系統(tǒng)測試需求．在正交相移編碼模式下，輸出數(shù)據(jù)率可達(dá)40 Gbit/s以上．仿真結(jié)果與性能比較表明，本研究實(shí)現(xiàn)的偽隨機(jī)二進(jìn)制序列產(chǎn)生器能夠提供高數(shù)據(jù)率信號，且面積與功耗更小，對太赫茲高速信號測試奠定技術(shù)基礎(chǔ)．