李 煒，徐 庶，周明政

（中電?？导瘓F(tuán)有限公司，浙江 杭州 311121）

0 引言

隨著半導(dǎo)體工藝技術(shù)的不斷進(jìn)步和演進(jìn)，主流半導(dǎo)體 CMOS制程已經(jīng)從 28nm、16nm發(fā)展到10nm、7nm。隨著芯片工藝制程不斷提升，芯片的性能越來越高，面積越來越小，但隨之而來的是功耗問題在芯片設(shè)計(jì)中變得越來越突出。

PPA（Power,Performance,Area）是制約芯片架構(gòu)設(shè)計(jì)的主要方面。在進(jìn)入到深亞微米甚至FINFET工藝節(jié)點(diǎn)后，芯片功耗成為了最主要的考慮因素，芯片的低功耗設(shè)計(jì)成為芯片架構(gòu)設(shè)計(jì)的重中之重。

本文提出了一種新型的芯片架構(gòu)，將嵌入式磁存儲(chǔ)芯片（Spin-Transfer-Torque Magnetic Random Access Memory,STT-MRAM）應(yīng)用于芯片架構(gòu)設(shè)計(jì)中，與傳統(tǒng)芯片架構(gòu)相比較，能夠降低芯片漏電流，減少芯片靜態(tài)功耗，延長手持設(shè)備的在線工作時(shí)長，降低整體使用成本。

1 當(dāng)前主流芯片低功耗設(shè)計(jì)方案簡介

圖1為當(dāng)前主流IoT芯片架構(gòu)方案示意圖。

圖1 當(dāng)前主流芯片架構(gòu)圖

以一個(gè)常用的物聯(lián)網(wǎng)領(lǐng)域的通信芯片為例，該SoC芯片分為以下幾個(gè)主要的部分：CPU模塊（ARM）、片上存儲(chǔ)模塊（SRAM）、無線傳輸模塊（藍(lán)牙、近場(chǎng)通信、射頻等）、DSP子模塊、多媒體模塊、外設(shè)子模塊及模擬模塊等。其中，在多媒體模塊、CPU模塊以及ISP/DSP內(nèi)部，都有著大量的SRAM存在。

芯片整體功耗由以下公式所示：

其中Vdd是芯片工作電壓，Ileckage是芯片靜止工作模式下的漏電流，C是介電常數(shù)（跟工藝有關(guān)），f是芯片工作頻率。

由以上公式可以看出，芯片功耗分為動(dòng)態(tài)功耗和靜態(tài)功耗兩類。

動(dòng)態(tài)功耗跟電壓成平方關(guān)系，跟運(yùn)行頻率成正比關(guān)系，因此，為了降低系統(tǒng)的動(dòng)態(tài)功耗，芯片設(shè)計(jì)者盡量采用更先進(jìn)的工藝、更低的電壓，根據(jù)不同的應(yīng)用場(chǎng)景選擇不同的時(shí)鐘工作頻率，在不工作的時(shí)候關(guān)閉時(shí)鐘等。CMOS管動(dòng)態(tài)功耗示意如圖2所示。

圖2 CMOS管動(dòng)態(tài)功耗示意

降低動(dòng)態(tài)功耗的主要手段有如下幾種方式：（1）Clock Gating（時(shí)鐘門控）

（2）DVFS（動(dòng)態(tài)電壓和頻率調(diào)節(jié)）（3）Multi-VDD（多電壓域設(shè)計(jì)）

通常芯片設(shè)計(jì)者都會(huì)在降低動(dòng)態(tài)功耗設(shè)計(jì)中采用上面的技術(shù)。但是采用過低的電壓和過低的頻率，會(huì)影響芯片整體的性能。因此，在成熟的芯片中，動(dòng)態(tài)功耗降低的空間有限。

靜態(tài)功耗跟芯片的工藝節(jié)點(diǎn)有關(guān)，也與半導(dǎo)體CMOS管門限電壓有關(guān)。通常隨著工藝節(jié)點(diǎn)的演進(jìn)，動(dòng)態(tài)功耗不斷地降低，但靜態(tài)功耗卻不斷地升高。在16nm甚至以下的工藝節(jié)點(diǎn)，靜態(tài)功耗成為制約整體芯片功耗的主要矛盾。

圖3 CMOS管靜態(tài)功耗示意

圖3 所示為CMOS管靜態(tài)功耗示意。靜態(tài)功耗來源于在晶體管通電狀態(tài)下源極和漏級(jí)之間產(chǎn)生的微弱電流，即漏電流（Ileckage），根據(jù)柵極電壓施加的不同，漏電流的大小也會(huì)不一樣，通常情況下柵極電壓越高，漏電流越小，但是CMOS導(dǎo)通性能下降。半導(dǎo)體制造商為了減少漏電流，通常在工藝庫的設(shè)計(jì)中采用了3種不同柵極門限電壓的庫單元，即 LVT、RVT、HVT。

3種單元的漏電流和性能的對(duì)比如表1所示。

表1 不同的柵門限電壓的標(biāo)準(zhǔn)庫單元比較

減少靜態(tài)功耗的設(shè)計(jì)方法通常有以下2種：

（1）Power Gating（電源門控）

（2）Multi-Vth Design（多柵極門限庫單元設(shè)計(jì)）

Power Gating的做法是根據(jù)不同的應(yīng)用場(chǎng)景，對(duì)不需要工作的模塊進(jìn)行關(guān)電處理，其能最大程度地降低漏電流，但帶來的問題是需要重新上電后導(dǎo)致的延遲，以及掉電后需要對(duì)原模塊內(nèi)關(guān)鍵數(shù)據(jù)進(jìn)行保存，否則會(huì)造成數(shù)據(jù)丟失。

多柵極門限庫單元設(shè)計(jì)的主要做法是，在芯片綜合實(shí)現(xiàn)的過程中，對(duì)不同模塊、不同路徑采用不同柵極門限電壓的單元庫進(jìn)行綜合產(chǎn)生。即對(duì)于性能要求高、時(shí)序緊張的模塊和路徑，采用LVT單元進(jìn)行綜合；對(duì)于性能要求不高、時(shí)序裕量較大的路徑和模塊，盡可能采用HVT單元去綜合。采用這種方法，能夠減少在后端實(shí)現(xiàn)和布局布線階段的靜態(tài)功耗損失。

對(duì)于業(yè)內(nèi)成熟的芯片設(shè)計(jì)公司來說，這些主流技術(shù)已經(jīng)完善應(yīng)用在整個(gè)芯片設(shè)計(jì)的過程中，通過傳統(tǒng)的方法來降低芯片功耗變得越來越困難。

芯片中很大一部分是存儲(chǔ)單元。對(duì)于內(nèi)部的SRAM存儲(chǔ)單元來說，為了保持存儲(chǔ)在其中的數(shù)據(jù)，一般都不進(jìn)行關(guān)電設(shè)計(jì)；為了降低漏電流，半導(dǎo)體制造商因此也開發(fā)了具有數(shù)據(jù)保持功能的SRAM庫單元，采用雙電源供電，在不工作的情況下可以關(guān)掉主電源，只留下次電源進(jìn)行數(shù)據(jù)鎖存部分的CMOS管的供電，但這種低功耗設(shè)計(jì)方法對(duì)降低整體Memory部分功耗比較有限。

如何降低Memory部分的靜態(tài)功耗，成為當(dāng)前芯片靜態(tài)低功耗設(shè)計(jì)的痛點(diǎn)之一。

2 磁存儲(chǔ)芯片(STT-MRAM)的特點(diǎn)

在眾多新型非易失性存儲(chǔ)介質(zhì)中，磁存儲(chǔ)芯片（STT-MRAM）能夠與CMOS半導(dǎo)體工藝良好兼容，利用較少的金屬層即可以做到存儲(chǔ)單元的高密度集成。同時(shí)，由于其接近于靜態(tài)隨機(jī)存儲(chǔ)器（Static Random Access Memory,SRAM）的讀寫速度、極低的靜態(tài)和動(dòng)態(tài)功耗、掉電不易失的特性、接近于無限的擦寫次數(shù)、高溫下長時(shí)間的數(shù)據(jù)保持能力以及抗強(qiáng)磁場(chǎng)輻射等特性，是作為企業(yè)級(jí)SSD控制器中數(shù)據(jù)緩存和FTL表項(xiàng)存儲(chǔ)的天生優(yōu)良介質(zhì)[1]。

當(dāng)前，眾多半導(dǎo)體設(shè)計(jì)大廠都將MRAM芯片作為下一代非易失性存儲(chǔ)介質(zhì)的研發(fā)重點(diǎn)。除了臺(tái)積電、三星和東芝一直在持續(xù)推進(jìn)STT-MRAM的研發(fā)之外，美國的EVERSPIN公司已經(jīng)發(fā)布了256MB的量產(chǎn)測(cè)試芯片。在嵌入式MRAM領(lǐng)域，格羅方格半導(dǎo)體公司已經(jīng)在22nm FD-SOI工藝平臺(tái)上率先推出了eMRAM的選項(xiàng)，且良率可達(dá)到90%以上，可以供各芯片設(shè)計(jì)公司選用[2]。

將嵌入式STT-MRAM應(yīng)用在芯片架構(gòu)設(shè)計(jì)中，充分利用其掉電不易失數(shù)據(jù)的特性，能夠?qū)Υ鎯?chǔ)部分進(jìn)行完全的關(guān)電設(shè)計(jì)，從而顯著降低整個(gè)芯片的漏電流和靜態(tài)功耗。

3 基于嵌入式STT-MRAM的新型芯片架構(gòu)方案

如圖4所示，為應(yīng)用嵌入式STT-MRAM之后的新型芯片架構(gòu)示意圖。

圖4 基于嵌入式STT-MRAM的新型芯片架構(gòu)圖

本方案的技術(shù)特征在于：

（1）用兼容 SRAM（SRAM-like）的嵌入式 STTMRAM IP取代傳統(tǒng)的SRAM單元。SRAM-like的總線接口信號(hào)包括片選CS、寫使能WE、讀使能RE、輸出使能信號(hào)OE、復(fù)位RST、時(shí)鐘 CLK、地址線A[31:0]、數(shù)據(jù)輸入線 DIN[31:0]和數(shù)據(jù)輸出線DOUT[31:0]。除了一些串行配置接口之外，基本與SRAM IP的接口保持一致，非常便于SOC的系統(tǒng)集成。

（2）嵌入式eMRAM的主要作用在于：取代片上的SRAM單元，用來保存系統(tǒng)交互數(shù)據(jù)和作為數(shù)據(jù)緩存。同時(shí)對(duì)于擁有TCM（Tightly Coupled Memory）技術(shù)的ARM核來說，用一塊貼近ARM的MRAM，可以用來存取指令，提升CPU取指令和執(zhí)行的速度，進(jìn)一步提升系統(tǒng)整體的性能。

（3）靜態(tài)漏電流的顯著降低。圖5和圖6描述了傳統(tǒng)的帶數(shù)據(jù)保持功能的 Memory（Retention Memory）和eMRAM的供電示意。電，在進(jìn)入低功耗模式時(shí)可以關(guān)閉。次電源，對(duì)SRAM內(nèi)部的數(shù)據(jù)鎖存單元進(jìn)行供電，一直保持開啟，目的是在進(jìn)入低功耗模式下保證SRAM原先存儲(chǔ)的數(shù)據(jù)部分不丟失。因此，對(duì)于Retention SRAM中靜態(tài)功耗的損耗主要是由內(nèi)部數(shù)據(jù)保持單元的電源無法完全關(guān)斷造成的。

圖5 SRAM供電網(wǎng)絡(luò)示意

對(duì)于具有數(shù)據(jù)保持功能的SRAM，本身帶有兩個(gè)電源，主電源（Primary VDD）和次電源（Secondary VDD）。主電源給SRAM外圍邏輯和讀寫電路供

圖6 MRAM供電網(wǎng)絡(luò)示意

對(duì)于MRAM來說，由于內(nèi)部存儲(chǔ)單元具備掉電不易失特性，因此當(dāng)芯片進(jìn)入低功耗模式時(shí)，MRAM的電源VDD可以完全關(guān)斷，因而MRAM存儲(chǔ)部分的漏電流能夠完全消失。與SRAM相比較，芯片在低功耗模式下的靜態(tài)功耗會(huì)有明顯降低。

采用基于ARM Cortex-M3內(nèi)核的參考芯片設(shè)計(jì)進(jìn)行了實(shí)驗(yàn)，該設(shè)計(jì)采用4塊大小為32kB的單口雙電源Retention SRAM。基于Global Foundaries 22nm FD-SOI的工藝庫評(píng)估顯示，當(dāng)芯片工作在0.8V標(biāo)準(zhǔn)電壓，室溫25℃時(shí)，SRAM部分的靜態(tài)功耗為0.175mW；當(dāng)芯片工作在50MHz的工作頻率時(shí)，采用50%的翻轉(zhuǎn)率進(jìn)行估算，芯片的整體功耗為3.83mW。如果采用本文提出的新型芯片架構(gòu)，用STT-MRAM來替換SRAM，功耗能夠降低約5%左右。如果對(duì)于內(nèi)部SRAM比例更大（約30%-40%）的手機(jī)處理器來說，所節(jié)省的靜態(tài)功耗會(huì)更明顯，可以達(dá)到8%-10%左右。

4 結(jié)語

本文提出的一種基于嵌入式STT-MRAM的新型芯片架構(gòu)，能夠在先進(jìn)工藝節(jié)點(diǎn)下在一定程度上降低芯片的漏電流及靜態(tài)功耗，從而使手持式物聯(lián)網(wǎng)設(shè)備獲得較原來更長的在線工作時(shí)長，降低TCO成本，提升產(chǎn)品競(jìng)爭(zhēng)力。其在功耗要求高的手持設(shè)備、可穿戴設(shè)備、物聯(lián)網(wǎng)領(lǐng)域具備廣泛的應(yīng)用前景。