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(許繼集團(tuán)有限公司，許昌 461000)

引 言

隨著特高壓交直流電網(wǎng)建設(shè)的不斷推進(jìn)，基于傳統(tǒng)交流系統(tǒng)的控制技術(shù)和管控措施已難以適應(yīng)特高壓交直流電網(wǎng)運(yùn)行實(shí)踐的要求，電網(wǎng)的安全可靠運(yùn)行面臨巨大挑戰(zhàn)，亟待建設(shè)精準(zhǔn)負(fù)荷系統(tǒng)保證直流系統(tǒng)穩(wěn)定。通信模塊作為精準(zhǔn)負(fù)荷控制系統(tǒng)的重要組成部分，對(duì)系統(tǒng)保護(hù)的可靠性、穩(wěn)定性、實(shí)時(shí)性發(fā)揮著至關(guān)重要的作用。

SDH(Synchronous Digital Hierarchy，同步數(shù)字系統(tǒng))是精準(zhǔn)負(fù)荷控制系統(tǒng)所采用的通信傳輸網(wǎng)絡(luò)，也是電力系統(tǒng)常用的一種通信傳輸網(wǎng)絡(luò)，但是，SDH傳輸網(wǎng)絡(luò)的最小接口速率是STM-1(155 Mb/s)，一個(gè)STM-1信號(hào)可以解析出63個(gè)E1接口信號(hào)。E1接口是速率為2.048 Mb/s的標(biāo)準(zhǔn)數(shù)字接口，俗稱2M口，采用HDB3編碼傳輸數(shù)據(jù)，是中國和歐洲普通采用的通信接口。而精準(zhǔn)負(fù)荷控制終端裝置的通信傳輸接口大多是百兆以太網(wǎng)，控制終端裝置無法直接接入SDH網(wǎng)絡(luò)，需要通信接口轉(zhuǎn)換模塊完成百兆以太網(wǎng)與E1的接口轉(zhuǎn)換。因此設(shè)計(jì)一種高可靠的以太網(wǎng)轉(zhuǎn)多路E1的數(shù)字接口模塊，為精準(zhǔn)負(fù)荷控制系統(tǒng)提供穩(wěn)定、可靠、安全的通信支撐，具有重要意義。

本文提出了一種基于E1通信的數(shù)字接口模塊實(shí)現(xiàn)方案，采用目前先進(jìn)的E1接口芯片及不斷成熟的EMC設(shè)計(jì)方案，應(yīng)用FPGA可擴(kuò)展性強(qiáng)、靈活方便的優(yōu)點(diǎn)，通過硬件編碼技術(shù)在FPGA內(nèi)部設(shè)計(jì)功能模塊，實(shí)現(xiàn)百兆光以太網(wǎng)轉(zhuǎn)換成多路E1接口的高可靠性設(shè)計(jì)。

1 系統(tǒng)總體方案設(shè)計(jì)

圖1是系統(tǒng)總體硬件實(shí)現(xiàn)方案。百兆以太網(wǎng)差分信號(hào)通過PHY芯片KSZ8041FTLI轉(zhuǎn)換成RMII接口，然后由FPGA和E1接口芯片完成百兆以太網(wǎng)到2.048 Mb/s E1信號(hào)的信號(hào)傳輸、協(xié)議轉(zhuǎn)換和數(shù)據(jù)流碼型轉(zhuǎn)換，然后依次經(jīng)變壓器、共模電感和EMC防護(hù)電路完成電平變換、信號(hào)隔離、濾波整形和抗干擾，最終轉(zhuǎn)換為8路E1接口。

圖1 系統(tǒng)硬件整體框圖

2 系統(tǒng)硬件及原理

系統(tǒng)硬件分為電源供電單元、時(shí)鐘管理單元、百兆以太網(wǎng)接口單元、E1接口單元、FPGA控制單元和EMC防護(hù)單元[2]。

2.1 電源供電單元

系統(tǒng)支持DC/AC 220 V電源輸入，采用電源模塊把輸入電壓轉(zhuǎn)換為5 V，然后再通過多通道DC-DC電源轉(zhuǎn)換芯片把5 V轉(zhuǎn)換成3.3 V、1.8 V和1.2 V，其中1.2 V為FPGA的內(nèi)核供電，1.8 V為E1接口芯片的數(shù)字內(nèi)核部分供電，3.3 V為其他電路單元提供電源。

2.2 時(shí)鐘管理單元

本系統(tǒng)選用了50 MHz和65.536 MHz兩種晶振為系統(tǒng)提供所需的工作時(shí)鐘。其中，50 MHz時(shí)鐘為FPGA提供基準(zhǔn)時(shí)鐘，并為百兆以太網(wǎng)的RMII接口提供時(shí)鐘參考；65.536 MHz時(shí)鐘為整個(gè)系統(tǒng)提供時(shí)鐘參考，同時(shí)由FPGA內(nèi)部的時(shí)鐘管理單元分頻產(chǎn)生一個(gè)2.048 MHz的時(shí)鐘信號(hào)，使用單輸入、8輸出零延時(shí)的時(shí)鐘緩沖芯片552G-02ILN，生成8路完全同步的時(shí)鐘信號(hào)，為E1接口芯片的每個(gè)E1通道提供時(shí)鐘輸入，如圖2所示。這種通過FPGA軟件為E1接口芯片提供輸入時(shí)鐘的方法，減少了晶振的使用數(shù)量，簡化了E1接口芯片的外圍電路，同時(shí)可以優(yōu)化由晶振引發(fā)的輻射發(fā)射等問題。PCB布局布線時(shí)，8路時(shí)鐘信號(hào)線應(yīng)盡量短且盡可能等長。

圖2 FPGA生成多路同步時(shí)鐘的原理框圖

2.3 百兆光以太網(wǎng)接口單元

百兆光以太網(wǎng)通過物理層收發(fā)器芯片KSZ8041FTLI轉(zhuǎn)換為RMII接口[3]，與 FPGA的擴(kuò)展MAC互連。以太網(wǎng)MAC層協(xié)議由FPGA內(nèi)部邏輯實(shí)現(xiàn)，并封裝在MAC軟核中，可以根據(jù)需要靈活使用該MAC軟核[4]。擴(kuò)展MAC工作模式配置為全雙工、百兆、光纖模式，禁能自協(xié)商。在RMII接口信號(hào)線的源端串聯(lián)33 Ω電阻，用來減少高速信號(hào)的過沖。接口框圖如圖3所示。

圖3 百兆光以太網(wǎng)接口框圖

2.4 E1接口單元

E1接口芯片采用EXAR的XRT83VSH38，該芯片提供8通道的E1/T1/J1接口，可完成HDB3碼的編碼、解碼、碼型變換，芯片還具有去抖、本地及遠(yuǎn)程loopback診斷、掉電保護(hù)、過壓過流保護(hù)和線路性能監(jiān)視功能。每一路的發(fā)送、接收緩沖器都有32/64位的FIFO，用于消除數(shù)據(jù)的抖動(dòng)；芯片提供標(biāo)準(zhǔn)的SPI串行接口和并行總線接口，以便于微處理器進(jìn)行參數(shù)配置、控制和狀態(tài)監(jiān)視。芯片的8路發(fā)送、接收通道內(nèi)部均集成了匹配電阻，可通過對(duì)寄存器TERSEL[1:0]編程配置合適阻值的匹配電阻。數(shù)字內(nèi)核部分使用1.8 V電源供電，I/O和模擬內(nèi)核采用3.3 V電源供電，封裝為225引腳的BAG封裝。

E1芯片接口側(cè)電路如圖4所示，芯片的發(fā)送、接收引腳和對(duì)外接口之間使用變壓器進(jìn)行隔離，發(fā)送通道使用了1：2的升壓變壓器，以滿足ITU-G.703標(biāo)準(zhǔn)中規(guī)定的E1輸出脈沖的電壓幅值要求；接收通道使用了1:1的變壓器。E1接口芯片內(nèi)部是數(shù)?；旌想娐?，并且發(fā)送時(shí)鐘和接收時(shí)鐘均有8路，這些將會(huì)增加對(duì)外的噪聲干擾[6]。為抑制芯片、時(shí)鐘對(duì)外的傳導(dǎo)發(fā)射和輻射發(fā)射，變壓器選用了集成共模電感的變壓器。

圖4 E1芯片接口側(cè)電路圖

此外，為優(yōu)化阻抗不連續(xù)引起的回波損耗，在XRT83VSH38芯片的RTIP和RRING引腳之間并聯(lián)精密電阻R7來調(diào)整輸入阻抗，總輸入阻抗為片內(nèi)輸入阻抗和外部電阻的并聯(lián)值。為濾除發(fā)送信號(hào)中的直流分量，在發(fā)送端串聯(lián)了0.68 μF的電容C2。

2.5 FPGA控制單元

E1接口芯片XRT83VSH38和微處理器的接口支持兩種模式：SPI串行接口和標(biāo)準(zhǔn)并行接口。本文的微處理器選用的是Xilinx公司的Spartan-6系列FPGA芯片XC6SLX9-2FTG256I，為節(jié)省引腳使用了SPI串行接口，本系統(tǒng)中數(shù)據(jù)的接收和發(fā)送通過FPGA進(jìn)行處理，XRT83VSH38和FPGA的接口包括發(fā)送邏輯、接收邏輯、控制邏輯和串行SPI接口，如圖5所示。

圖5 E1芯片F(xiàn)PGA側(cè)接口電路圖

2.6 EMC防護(hù)單元

電力系統(tǒng)精準(zhǔn)負(fù)荷控制裝置運(yùn)行的現(xiàn)場(chǎng)環(huán)境往往比較惡劣，而且設(shè)備數(shù)量多、分布距離遠(yuǎn)，容易遭受不可預(yù)測(cè)的干擾(如雷擊、脈沖群干擾、射頻干擾等)，將會(huì)對(duì)通信帶來不利影響[5]。因此提高E1接口電路的抗干擾性能，對(duì)于確保精準(zhǔn)負(fù)荷控制系統(tǒng)乃至整個(gè)電網(wǎng)的安全穩(wěn)定運(yùn)行，都具有重要意義。

本系統(tǒng)中E1接口電路的浪涌、靜電、快速瞬變、介質(zhì)強(qiáng)度等EMC防護(hù)電路采用了兩級(jí)防護(hù)措施：主防護(hù)和次級(jí)防護(hù)[6]。對(duì)外接口側(cè)采用過壓、過流保護(hù)器件進(jìn)行主保護(hù)，可將大部分瞬間能量從系統(tǒng)轉(zhuǎn)移，芯片電路側(cè)使用TVS管進(jìn)行次級(jí)防護(hù)，進(jìn)一步消除由變壓器耦合到數(shù)字電路部分的殘留干擾[6]。

主防護(hù)的具體實(shí)現(xiàn)如圖6所示，當(dāng)浪涌等瞬變能量施加于保護(hù)電路時(shí)，固體放電管P0080SCMCL將會(huì)雪崩擊穿，提供低阻抗的接地路徑將大部分瞬變能量轉(zhuǎn)移到大地[7]。由于浪涌的電壓和電流都較高，還必須通過限流來保護(hù)后級(jí)電路，TBU是由MOSFET半導(dǎo)體技術(shù)制成的主動(dòng)高速過流保護(hù)器件，具有預(yù)設(shè)電流限值和耐高壓能力，響應(yīng)時(shí)間為納秒級(jí)。當(dāng)過流發(fā)生時(shí)，可快速從低阻狀態(tài)切換到極高阻狀態(tài)，將被保護(hù)電路與浪涌斷開，并可在瞬變消失后自動(dòng)重置到低阻狀態(tài)，讓系統(tǒng)恢復(fù)正常工作。在正常工作時(shí)，TBU低阻抗，不影響電路的正常工作性能。

圖6 E1接口一級(jí)EMC防護(hù)電路

根據(jù)《GBT 14598.3-2006度量繼電器絕緣配合及試驗(yàn)要求》，E1的對(duì)外端口和220 V電源端口之間需滿足規(guī)定的絕緣電壓和介質(zhì)強(qiáng)度要求。上述標(biāo)準(zhǔn)規(guī)定，220 V電源端口和E1對(duì)外端口之間要滿足交流試驗(yàn)電壓2 000 V、E1對(duì)外端口和機(jī)殼地之間要滿足交流500 V的耐壓要求，本系統(tǒng)通過在固體放電管和大地之間串聯(lián)安規(guī)電容CT1和壓敏電阻VR1的方法來實(shí)現(xiàn)電荷的泄放和電壓的鉗位。

次級(jí)防護(hù)主要用來保護(hù)變壓器另一側(cè)的E1接口芯片等數(shù)字部分，防止經(jīng)過變壓器耦合過來的殘留瞬變電壓和電流損壞變壓器后級(jí)的電路。如圖7所示，在E1接口芯片的發(fā)送、接收引腳和數(shù)字地之間并聯(lián)TVS，將殘存干擾通過TVS管傳導(dǎo)到數(shù)字地。本系統(tǒng)選用了Littlefuse的雙向TVS管SP4021-01FTG-C，其反向截止電壓為5 V，結(jié)電容極低僅2.5 pF，對(duì)發(fā)送、接收信號(hào)幾乎沒有影響。

圖7 E1接口二級(jí)EMC防護(hù)電路

PCB元件布局時(shí)，線路側(cè)主防護(hù)的過壓保護(hù)器件、安規(guī)電容和壓敏電阻應(yīng)緊靠對(duì)外端口放置，導(dǎo)線應(yīng)盡可能短，以縮短瞬變能量傳導(dǎo)至大地的路徑。次級(jí)防護(hù)的TVS管緊靠變壓器放置，接收差分對(duì)(RTIP0、RRING0)和發(fā)送差分對(duì)(TTIP0、TRING0)旁路到TVS的分支走線要盡可能得短，縮短對(duì)地的放電路徑，同時(shí)減少導(dǎo)線的寄生電容。

3 FPGA設(shè)計(jì)

3.1 E1接口的數(shù)據(jù)發(fā)送

E1接口的數(shù)據(jù)發(fā)送主要包含三個(gè)部分：以太網(wǎng)接收、數(shù)據(jù)存儲(chǔ)和串行數(shù)據(jù)發(fā)送。

FPGA與PHY芯片KSZ8041FTLI使用RMII模式交互數(shù)據(jù)，數(shù)據(jù)收發(fā)都以本地50 MHz晶振上升沿為基準(zhǔn)。FPGA實(shí)時(shí)檢測(cè)KSZ8041FTLI數(shù)據(jù)接收端口RXD[1:0]，以前導(dǎo)碼和約定的目的MAC、源MAC為依據(jù)判斷是否有以太網(wǎng)報(bào)文，如果檢測(cè)到有效報(bào)文，則按照約定的協(xié)議將報(bào)文中包含的8個(gè)E1通道的發(fā)送數(shù)據(jù)分別存儲(chǔ)到8個(gè)緩存區(qū)中，緩存區(qū)通過FPGA內(nèi)部BlockRam實(shí)現(xiàn)。同時(shí)8個(gè)E1通道發(fā)送模塊實(shí)時(shí)檢測(cè)以太網(wǎng)接收完成標(biāo)志位，如果檢測(cè)到有數(shù)據(jù)接收完成即啟動(dòng)串行發(fā)送，串行發(fā)送模塊以Tclk上升沿為基準(zhǔn)(也可以通過E1接口芯片引腳配置為下降沿)，將并行數(shù)據(jù)逐位傳輸?shù)紼1接口芯片的TDA端口，同時(shí)按照約定的協(xié)議完成HDLC協(xié)議編碼。

考慮到以太網(wǎng)接收和E1通道發(fā)送速率不一致，數(shù)據(jù)存儲(chǔ)模塊采用多級(jí)緩存模式。每個(gè)E1通道都設(shè)有一個(gè)多級(jí)緩存區(qū)和相應(yīng)狀態(tài)寄存器，當(dāng)通過以太網(wǎng)接收到對(duì)應(yīng)通道的有效數(shù)據(jù)時(shí)，狀態(tài)寄存器加1，當(dāng)串行發(fā)送模塊完成發(fā)送時(shí)，狀態(tài)寄存器減1，狀態(tài)寄存器為0時(shí)，為空閑態(tài)，狀態(tài)寄存器等于緩存區(qū)級(jí)數(shù)時(shí)，視為溢出，暫停以太網(wǎng)報(bào)文的接收。

3.2 E1接口的數(shù)據(jù)接收

E1接口的數(shù)據(jù)接收也包含三部分：E1接口數(shù)據(jù)接收、數(shù)據(jù)存儲(chǔ)和以太網(wǎng)數(shù)據(jù)發(fā)送。

FPGA采用同步串行模式接收E1接口芯片的數(shù)據(jù)，以接收時(shí)鐘Rclk的上升沿為基準(zhǔn)，實(shí)時(shí)檢測(cè)E1芯片RDA端口數(shù)據(jù)。按照約定的HDLC協(xié)議，F(xiàn)PGA實(shí)時(shí)檢測(cè)幀頭幀尾“0111 1110”,非“0111 1110“數(shù)據(jù)為有效數(shù)據(jù)。串行接收模塊將接收的串行數(shù)據(jù)以字節(jié)為單位存入對(duì)應(yīng)通道的接收緩存區(qū)中，在進(jìn)行串并轉(zhuǎn)換的同時(shí)完成HDLC協(xié)議解碼。以太網(wǎng)發(fā)送模塊實(shí)時(shí)檢測(cè)8個(gè)通道的數(shù)據(jù)緩存區(qū)是否有待接收的數(shù)據(jù)，如果有，則按約定的順序依次從8個(gè)接收緩存區(qū)中讀取數(shù)據(jù)，并進(jìn)行以太網(wǎng)包組幀，將以太網(wǎng)報(bào)文通過RMII接口發(fā)送出去。

由于E1接口數(shù)據(jù)接收速率僅為2.048 Mb/s,共有8個(gè)E1通道，即E1接口側(cè)數(shù)據(jù)接收帶寬最大為16.384 Mb/s，而以太網(wǎng)發(fā)送模塊為100 Mb/s模式，足以滿足數(shù)據(jù)上傳的要求，E1接口數(shù)據(jù)的接收緩存區(qū)通過乒乓結(jié)構(gòu)實(shí)現(xiàn)，不使用多級(jí)緩存。

4 系統(tǒng)測(cè)試和分析

4.1 功能測(cè)試

將本設(shè)計(jì)的硬件板卡安裝到機(jī)箱，其百兆光以太網(wǎng)與精準(zhǔn)負(fù)荷控制系統(tǒng)的穩(wěn)控裝置互連，E1接口采用自環(huán)方式通信，通過裝置調(diào)試分析器軟件監(jiān)測(cè)數(shù)據(jù)的發(fā)送和接收，經(jīng)過長時(shí)間的監(jiān)測(cè)，通信可靠、穩(wěn)定，無通信中斷及丟幀現(xiàn)象。

用示波器測(cè)量E1發(fā)送端，波形如圖8所示。ITU-G.703標(biāo)準(zhǔn)中規(guī)定：平衡傳輸(120 Ω雙絞線傳輸)E1接口的標(biāo)稱峰值電壓為3 V±0.3 V[6]，本設(shè)計(jì)中E1接口為平衡傳輸方式，實(shí)測(cè)波形的峰值電壓為3 V，完全符合標(biāo)準(zhǔn)要求。此外，波形的脈沖寬度、電壓值、上升沿、下降沿和通信速率均符合ITU-G.703標(biāo)準(zhǔn)的規(guī)定(圖9為2 048 kb/s接口脈沖波形模板)。

圖8 E1發(fā)送端(TTIP、TRING)波形圖

圖9 ITU-G.703 2048 kb/s接口脈沖波形模板

4.2 電磁兼容測(cè)試

對(duì)本系統(tǒng)進(jìn)行浪涌抗擾度4級(jí)、靜電放電抗擾度4級(jí)、電快速瞬變擾度A級(jí)、傳導(dǎo)和輻射發(fā)射限值3級(jí)以及絕緣、介質(zhì)強(qiáng)度、高低溫測(cè)試[8]，實(shí)驗(yàn)過程中通信穩(wěn)定可靠，誤碼率在10-5以內(nèi)。

結(jié) 語