謝亞偉 居水榮 孟亞華 王珍 李歡

摘 要：采用每級(jí)為1.5位精度的7級(jí)流水線結(jié)構(gòu)也即7級(jí)子ADC設(shè)計(jì)了一個(gè)8位80MS/s的低功耗模數(shù)轉(zhuǎn)換電路。重點(diǎn)考慮了該ADC中的采樣保持電路和每一級(jí)子ADC中的動(dòng)態(tài)比較器的結(jié)構(gòu)設(shè)計(jì)，以提升整個(gè)ADC的性能、降低整個(gè)ADC的芯片面積和功耗。采用0.18μm CMOS工藝完成加工后，測(cè)得該ADC在輸入信號(hào)為36.25MHz，采樣速率為80MHz下的信噪比（SNR）為49.6dB，有效位數(shù)（ENOB）為7.98位，典型的功耗電流只有18mA，整個(gè)ADC的芯片面積為0.5mm2。

關(guān)鍵詞：流水線型ADC；采樣保持電路；動(dòng)態(tài)比較器；數(shù)字校準(zhǔn)和輸出寄存；低功耗；信噪比

中圖分類號(hào)：TN79+2 文獻(xiàn)標(biāo)志碼：A 文章編號(hào)：2095-2945（2018）28-0036-04

Abstract： A low-power Analog-to-Digital Converter （ADC） with 8-bit 80MS/s is designed using a 7-stage pipeline structure with 1.5bit precision in each stage， i.e.， 7-stage sub ADC. In order to improve the performance of the whole ADC and reduce the chip area and power consumption of the whole ADC， the sample-and-hold circuit of the ADC and the structure design of the dynamic comparator in each stage of the ADC are mainly considered. The ADC is fabricated by 0.18 μm CMOS process， and the signal-to-noise ratio （SNR） of the ADC is 36.25 MHz； when the sampling rate is 80MHz， the signal-to-noise ratio （SNR） is 49.6 dB， the effective number of bits （ENOB） is 7.98 bits， the typical power consumption current is only 18 mA， and the chip area of the whole ADC is 0.5 mm2.

Keywords： pipelined ADCC； sample-and-hold circuit； dynamic comparator； digital calibration and output register； low power consumption； signal-to-noise ratio

1 概述

在圖像視頻處理和無線通訊等應(yīng)用領(lǐng)域中，流水線型構(gòu)架的高速低功耗模擬數(shù)字轉(zhuǎn)換器（ADC：Analog to Digital Converter）被廣泛應(yīng)用， 如何進(jìn)一步降低這類ADC的功耗、提高其性噪比和精度、縮小其芯片面積等是目前針對(duì)這類ADC的主要方向[1～2]。

本文介紹了一種基于0.18μm工藝的8位、采樣速率為80MHz的流水線型ADC設(shè)計(jì)中的關(guān)鍵技術(shù)。首先采用一種基于CMOS互補(bǔ)開關(guān)及僅使用一個(gè)電容的柵壓自舉開關(guān)的全差分過底極板采樣保持電路，減小了開關(guān)的導(dǎo)通電阻和信號(hào)的非線性失真，并且有效地抑制了電荷注入效應(yīng)時(shí)鐘饋通及偶次諧波失真，整體功耗和面積都較小。其次選擇優(yōu)化的電路結(jié)構(gòu)設(shè)計(jì)每一級(jí)子ADC中的動(dòng)態(tài)比較電路，降低整個(gè)ADC的功耗和芯片面積；最后設(shè)計(jì)精簡且高效的數(shù)字校準(zhǔn)和輸出寄存模塊用來消除流水線型ADC實(shí)現(xiàn)過程中各種因素對(duì)整個(gè)ADC性能指標(biāo)的影響，提高ADC的精度和信噪比，降低ADC的功耗和面積，使得該ADC特別適合作為IP被應(yīng)用在系統(tǒng)級(jí)芯片中，進(jìn)而可以廣泛應(yīng)用于儀器儀表、超聲系統(tǒng)、高分辨率圖像處理和高清晰度電視等場(chǎng)合。

2 8位Pipelined-ADC整體設(shè)計(jì)思想及其關(guān)鍵設(shè)計(jì)技術(shù)

圖1是本文8位高速低功耗流水線型ADC的結(jié)構(gòu)框圖。

作者針對(duì)流水線型ADC已經(jīng)開放過第一代產(chǎn)品，與上一代ADC產(chǎn)品相比，圖1所示的ADC作了幾個(gè)方面的優(yōu)化設(shè)計(jì)，出發(fā)點(diǎn)是基于高速低功耗流水線性ADC設(shè)計(jì)中的以下幾項(xiàng)關(guān)鍵技術(shù)：

首先，采樣保持電路是流水線型ADC的第一級(jí)，其性能直接制約了ADC整體性能的提高。在作者所研發(fā)的上一代產(chǎn)品中，省略了圖1中的專用采樣保持電路，只是利用每一級(jí)子ADC中的鐘控開關(guān)和電路來實(shí)現(xiàn)采樣保持功能；這樣做看起來是省略了一些電路結(jié)構(gòu)，但實(shí)際上增加了整體設(shè)計(jì)的難度；另外關(guān)于采樣電容沒有進(jìn)行精確的設(shè)計(jì)，也沒有專門采用柵壓自舉開關(guān)。從實(shí)際測(cè)試結(jié)果看，盡管某些時(shí)刻信噪比和ENOB較高，但很不穩(wěn)定，功耗指標(biāo)也一般。

其次，以上每一級(jí)子ADC中的快閃ADC用來對(duì)前一級(jí)處理輸出的模擬信號(hào)通過其中的比較器量化成數(shù)字位，該比較器的設(shè)計(jì)將直接影響整個(gè)ADC的性能，包括功耗和芯片面積等。在上一代產(chǎn)品中采用了電容比例比較器，這種比較器包含鎖存器和一些耦合電容，通過調(diào)整電容間的比例來調(diào)節(jié)比較器的閾值電壓，其缺點(diǎn)是面積較大，功耗也相對(duì)較大，另外電容的匹配對(duì)比較器的性能也會(huì)有影響。

因此本文將圍繞以上兩點(diǎn)關(guān)鍵技術(shù)對(duì)上一代ADC產(chǎn)品進(jìn)行優(yōu)化設(shè)計(jì)，以提升該ADC各項(xiàng)性能。

3 采樣保持電路的設(shè)計(jì)

采樣保持電路是流水線型ADC的第一級(jí)，直接對(duì)輸入模擬信號(hào)進(jìn)行采樣，因而性能良好的采樣保持電路直接決定了整個(gè)流水線型ADC的精度。采樣保持電路在等時(shí)間間隔對(duì)模擬信號(hào)進(jìn)行采樣，并將采樣得到信號(hào)保持供后級(jí)電路量化，從而實(shí)現(xiàn)流水線處理輸入信號(hào)的模式。下面具體介紹本文中增加的專用采樣保持電路的設(shè)計(jì)。

3.1 采樣保持電路整體結(jié)構(gòu)

本文所采用的電容翻轉(zhuǎn)采樣保持電路結(jié)構(gòu)如圖2所示。

圖2中輸入信號(hào)經(jīng)過自舉電路后通過采樣電容CS到運(yùn)放兩端；Clk1和Clk2為兩相不交疊時(shí)鐘。當(dāng)Clk1為高電平時(shí)，電路工作在采樣相，輸入信號(hào)與采樣電容底極板相連，采樣電容跟隨輸入信號(hào)；當(dāng)Clk2為高電平時(shí)，電路工作在保持相，電容翻轉(zhuǎn)使得底極板直接與輸出端相連，由于電荷守恒且電容值保持不變，因此輸出電壓保持為采樣完成時(shí)的輸入電壓值。

公式（1）中CP為頂級(jí)板及運(yùn)放輸入端的寄生電容。由于CP較小，因而其反饋系數(shù)β較大。由于運(yùn)算放大器閉環(huán)速度與反饋系數(shù)及單位增益帶寬成正比，反饋系數(shù)越大，速度越快，因而可以反推得到在固定采樣頻率即速度一定的情況下，較大的反饋系數(shù)可以降低系統(tǒng)對(duì)運(yùn)算放大器單位增益帶寬的要求。單位增益帶寬與功耗成正比，因而較大的反饋系數(shù)又可以極大的減少功耗。另外，采樣保持電路等效輸入噪聲與反饋系數(shù)成反比，因而圖2所示的電容翻轉(zhuǎn)型采樣保持電路可具有更低的噪聲，便于提高整個(gè)電路的精度。

3.2 采樣電容的設(shè)計(jì)

3.3 自舉電路的設(shè)計(jì)

公式（5）中Vg為電源電壓，Vthn為MOS管閾值電壓，其導(dǎo)通電阻與輸入電壓Vin相關(guān)，采樣電容將不能線性跟蹤輸入信號(hào)，因而將引起諧波失真。柵壓自舉采樣開關(guān)原理為：通過選擇合適電路結(jié)構(gòu)使式中Vg-Vin在采樣相恒保持不變，則其導(dǎo)通電阻可以與輸入信號(hào)無關(guān)，從而減少了采樣保持電路的非線性失真。

柵壓自舉采樣開關(guān)結(jié)構(gòu)如圖3所示。

跟其他同類自舉電路相比，本文中的自舉電路只使用一個(gè)電容就可以實(shí)現(xiàn)柵壓自舉開關(guān)功能。當(dāng)clk為高電平時(shí)，該柵壓自舉開關(guān)充分利用節(jié)點(diǎn)d的低電平使得M3導(dǎo)通，電源電壓VDD沒有任何損耗地加在C1上極板，下級(jí)板跟隨地。節(jié)點(diǎn)a在采樣階段超過VDD，為了保證M3襯底始終反偏，應(yīng)該接在最高電平上，方法是通過M1、M2兩個(gè)管子實(shí)現(xiàn)。在保持階段clk為低電平，M1打開，M3的襯底通過M1接到VDD，而采樣階段clk為高電平，M2打開使得M3襯底與節(jié)點(diǎn)a相連，如此保證了M3襯底始終反偏。

采用以上精簡的自舉電路對(duì)改善整個(gè)ADC的功耗和芯片面積指標(biāo)有明顯的作用。

4 每一級(jí)子ADC中動(dòng)態(tài)比較器的設(shè)計(jì)

本文流水線型ADC的每一級(jí)子ADC中快閃ADC的功能是將前一級(jí)處理輸出的模擬信號(hào)量化成數(shù)字位，實(shí)現(xiàn)這部分功能的是其中的動(dòng)態(tài)比較器，因此動(dòng)態(tài)比較器是每一級(jí)子ADC設(shè)計(jì)中最關(guān)鍵的部分。

比較器功耗的降低對(duì)整個(gè)ADC系統(tǒng)的低功耗設(shè)計(jì)有重要意義，因此本文采用結(jié)構(gòu)簡單的動(dòng)態(tài)比較器來實(shí)現(xiàn)芯片面積減小和功耗優(yōu)化。

圖4所示的動(dòng)態(tài)比較器的基本結(jié)構(gòu)包含以下幾部分：M5、M6、M7、M8為首尾相連的反相器，構(gòu)成交叉耦合的鎖存器結(jié)構(gòu)；M9、M10、M11、M12為復(fù)位管子，reset為復(fù)位信號(hào)，在復(fù)位階reset=0，M5、M6的源和漏通過導(dǎo)通的M9、M10、M11、M12都被拉到VDD；M0為尾電流源選通管子，用來降低比較器的靜態(tài)功耗；M1、M2接輸入信號(hào)Vin+、Vin-，M3、M4接參考電壓Vref-、Vref+。

以上動(dòng)態(tài)比較器的工作過程如下。

（1）復(fù)位階段reset為0，管子M9＼M10和M11＼M12閉合，M5＼M6的源和漏都被拉到VDD，輸出即M5和M6的漏端電壓都為1，此時(shí)，M13＼M14關(guān)斷，比較器的靜態(tài)功耗為零。

（2）比較階段reset為1，M9＼M10＼M11＼M12關(guān)斷，M5＼M6＼M7＼M8構(gòu)成交叉耦合的鎖存器結(jié)構(gòu)，尾電流源M0導(dǎo)通，M1＼M2接輸入信號(hào)，M3＼M4接參考電壓，此時(shí)比較器處于比較狀態(tài)。

由公式（7）可知，調(diào)整M1～M4管子寬長比可以改變閾值電壓值。在比較階段最初，M5＼M6的源端電壓和漏端電壓都為VDD，它們的柵極接VDD，都導(dǎo)通，M5＼M6的漏電流對(duì)它們漏端進(jìn)行放電，而M5漏電流為M1＼M3的漏電流之和，M6漏電流為M2＼M4的漏電流之和，輸入電壓以及參考電壓決定M1＼M2＼M3＼M4各自的電流。假如M5＼M6漏電流不同，則M5＼M6的漏端放電速度也不同，由于鎖存器M5＼M6＼M7＼M8的增強(qiáng)作用，最終導(dǎo)致放電速度快的管子漏端電壓為0，而放電速度慢的管子漏端電壓為1。

對(duì)圖4所示的動(dòng)態(tài)比較器進(jìn)行功能仿真，結(jié)果如圖5所示。

5 ADC設(shè)計(jì)和實(shí)測(cè)結(jié)果

5.1 整體仿真結(jié)果及版圖

以上ADC基于0.18μm工藝平臺(tái)設(shè)計(jì)。對(duì)整個(gè)Pipeline ADC進(jìn)行整體的瞬態(tài)仿真，仿真條件：電源AVDD=1.8V，采樣頻率Fs=80MHz，采樣點(diǎn)數(shù)N=64，共模電壓Vcm=900mV，正參考電壓Vrefp=1.275V，負(fù)參考電壓Vrefn=0.525V。輸入信號(hào)頻率Fin=36.25Mhz，振幅A=1.5V。在完成瞬態(tài)仿真后，再將理想DAC輸出進(jìn)行快速傅里葉變換，結(jié)果如圖6所示。通過MATLAB軟件處理數(shù)據(jù)計(jì)算得到，在輸入信號(hào)頻率為Fs=36.25Mhz時(shí)，信噪比SNR為49.9dB，有效位數(shù)ENOB接近8bits。

5.2 實(shí)際測(cè)試結(jié)果

以上ADC經(jīng)過加工后實(shí)際測(cè)試的結(jié)果為：功耗電流18mA；在80MHz采樣率，36.25MHz輸入信號(hào)下，信噪比SNR可達(dá)到49.6dB，有效位數(shù)也可以穩(wěn)定在7.98bits左右。這些指標(biāo)的測(cè)試過程和結(jié)果都非常穩(wěn)定。

6 結(jié)束語

本文介紹了一種8位、基于0.18μm工藝平臺(tái)、采樣率為80MHz的高速流水線性ADC的優(yōu)化設(shè)計(jì)。在優(yōu)化設(shè)計(jì)過程中，通過設(shè)計(jì)新穎的采樣保持電路、合理選擇電容和采用柵壓自舉開關(guān)，并選擇合適的動(dòng)態(tài)比較器電路結(jié)構(gòu)，使得該ADC具有較小的功耗和芯片面積，從而使得本文中的ADC更加適合作為SOC中的IP使用。

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