穆敏宏，葉 凡，任俊彥

(復(fù)旦大學(xué) 專用集成電路與系統(tǒng)國(guó)家重點(diǎn)實(shí)驗(yàn)室，上海 201203)

如今，模數(shù)轉(zhuǎn)換器(Analog to Digital Converter, ADC)在現(xiàn)代混合信號(hào)系統(tǒng)中已經(jīng)不可或缺.隨著現(xiàn)代混合信號(hào)系統(tǒng)中數(shù)字電路部分的速度越來(lái)越快，數(shù)據(jù)吞吐量越來(lái)越高，普通的單通道ADC已經(jīng)無(wú)法滿足系統(tǒng)要求，多通道ADC替代單通道ADC已經(jīng)是一個(gè)不可逆轉(zhuǎn)的大趨勢(shì).但是，多通道ADC的輸出引腳數(shù)相比于單通道ADC來(lái)說(shuō)是成倍增加的，因此在芯片封裝引腳資源極為有限的情況下，多通道ADC通常需要配合著對(duì)應(yīng)的串行輸出接口同時(shí)使用.為了適應(yīng)目前ADC界的發(fā)展趨勢(shì)，高速串行輸出接口的設(shè)計(jì)是目前國(guó)內(nèi)外的研究熱點(diǎn)，一款符合輸出速率要求的串行接口可以有效地減少引腳輸出數(shù)目，降低芯片的封裝成本，簡(jiǎn)化后期印制電路板的設(shè)計(jì).

目前，國(guó)內(nèi)外對(duì)串行接口(Serial Interface)的研究焦點(diǎn)主要集中在低壓差分信號(hào)(Low-Voltage Differential Signalig, LVDS)以及電流模邏輯(Current Mode Logic, CML)上.二者相比，LVDS功耗較低，但速度較慢，目前主流的LVDS接口速度普遍在1～2Gb/s左右[1-2]，而CML則以些許功耗為代價(jià)，換取了較快的速度，傳輸速率可以達(dá)到10Gb/s以上[3]，更適用于高速光通信ADC的輸出需求.在高速串行接口領(lǐng)域，我國(guó)與國(guó)外有著較大的差距.BM公司開發(fā)的HSS(High Speed SerDes)IP硬核，采用了CML接口，傳輸速率可以達(dá)到2.5～11.1Gb/s.Xilinx公司的GTH速度最高到16.3Gb/s，GTY更是達(dá)到30Gb/s.而目前，我國(guó)接口電路方面較為領(lǐng)先的國(guó)防科技大學(xué)，自主研發(fā)的串口芯片傳輸速率還停留在5Gb/s左右.

本文針對(duì)多通道ADC的具體項(xiàng)目應(yīng)用，對(duì)輸出接口進(jìn)行了設(shè)計(jì)優(yōu)化[4]，提出一種新的并行擾碼發(fā)生器設(shè)計(jì)方法，并在65nm CMOS工藝下完成其電路實(shí)現(xiàn)，考慮了電源非理想性的影響后，通過(guò)系統(tǒng)仿真以及版圖后仿真結(jié)果得出，該輸出電路能夠適用于4Gb/s速率的數(shù)據(jù)傳輸.

1 系統(tǒng)架構(gòu)

本文針對(duì)基金項(xiàng)目設(shè)計(jì)的串行輸出接口整體結(jié)構(gòu)如圖1所示，主要應(yīng)用于一個(gè)8Gb/s、6bits時(shí)間交織模數(shù)轉(zhuǎn)換器(Time-Interleaved ADC, TIADC)的數(shù)據(jù)輸出.TIADC由6通道構(gòu)成，每個(gè)通道都有自己的采樣保持電路，以1.33Gb/s的速率輸出6bits數(shù)據(jù).串行輸出接口主要包含4部分： 擾碼電路、并轉(zhuǎn)串電路、時(shí)鐘電路、CML輸出電路.

在高速接口中，當(dāng)輸出數(shù)據(jù)流中出現(xiàn)連續(xù)的0或連續(xù)的1時(shí)，數(shù)據(jù)無(wú)法自定時(shí)，且直流分量會(huì)隨著數(shù)據(jù)流內(nèi)容的變化而變化，低頻內(nèi)容占主導(dǎo)地位，不利于接收端的接收，因此高速傳輸?shù)臄?shù)據(jù)需要進(jìn)行加擾，使其0和1的個(gè)數(shù)大致相等且分布具有隨機(jī)性.擾碼電路由多路選擇器、擾碼發(fā)生器與異或門構(gòu)成，可以將ADC的輸出與偽隨機(jī)序列(Pseudo-Random Binary Sequence, PRBS)進(jìn)行異或從而輸出加擾信碼，也可以直接輸出PRBS本身作為同步頭.

圖1 串行輸出接口電路整體架構(gòu)Fig.1 Architecture of serial interface

圖2顯示了單通道的時(shí)序，當(dāng)數(shù)據(jù)選通信號(hào)無(wú)效時(shí)，系統(tǒng)的各通道輸出均為相同的PRBS數(shù)據(jù)流，因此我們可以在接收端以相同的PRBS數(shù)據(jù)流作為標(biāo)定，來(lái)同步對(duì)應(yīng)的解碼數(shù)據(jù)流，當(dāng)解碼數(shù)據(jù)流同步完成后，數(shù)據(jù)選通信號(hào)有效，加擾信號(hào)經(jīng)過(guò)接收端解碼數(shù)據(jù)流的解碼，即能恢復(fù)原始輸出數(shù)據(jù).經(jīng)過(guò)加擾的6bits數(shù)據(jù)隨后分成兩路進(jìn)入并轉(zhuǎn)串電路，并轉(zhuǎn)串電路的作用是將多路低速并行信號(hào)轉(zhuǎn)換為一路高速串行信號(hào).本設(shè)計(jì)中，每一單個(gè)通道的ADC其6bits輸出分為2路，每路3bits，并轉(zhuǎn)串單元輸入1.33Gb/s×3bits并行數(shù)據(jù)，輸出4Gb/s×1bit串行數(shù)據(jù)，時(shí)鐘模塊為其提供3路等相位間隔的1.33G數(shù)據(jù)合并時(shí)鐘.最后，由CML驅(qū)動(dòng)電路將CMOS信號(hào)轉(zhuǎn)換為低擺幅的CML差分信號(hào)，經(jīng)傳輸線傳輸至接收端.由于串口要用于上G赫茲的高速電路，因此設(shè)計(jì)串口時(shí)，電路的速度是首要的考慮因素.

本設(shè)計(jì)對(duì)串行結(jié)構(gòu)中的時(shí)鐘電路進(jìn)行了設(shè)計(jì)優(yōu)化，采用延遲鎖相環(huán)(Delay-Locked Loop, DLL)替代了傳統(tǒng)并轉(zhuǎn)串輸出電路中的鎖相環(huán)(Phase-Locked Loop, PLL).DLL與PLL的結(jié)構(gòu)對(duì)比如圖3所示.DLL中除了一個(gè)大反饋環(huán)外就只有延遲鏈，輸出信號(hào)是輸入信號(hào)的延遲，二者同頻率且有一個(gè)固定的相差.而PLL中除了反饋環(huán)外還需要一個(gè)環(huán)形振蕩器，由于環(huán)形振蕩器在內(nèi)部自起振，因此其遠(yuǎn)比DLL要復(fù)雜.DLL相比于PLL精度更高，且可以排除溫度、電壓變化帶來(lái)的影響，用DLL替代PLL能夠使整個(gè)設(shè)計(jì)的難度降低，面積、功耗、性能等都具有一定優(yōu)勢(shì).

圖2 單通道輸出數(shù)據(jù)時(shí)序Fig.2 Output signal sequence of single channel

圖3 DLL與PLL的結(jié)構(gòu)圖Fig.3 Architecture of DLL and PLL

2 電路實(shí)現(xiàn)

2.1 擾碼

為平衡數(shù)據(jù)流的直流偏置，本設(shè)計(jì)進(jìn)行并行加擾處理.在發(fā)射端，將要傳輸?shù)男盘?hào)與本地產(chǎn)生的擾碼序列進(jìn)行異或運(yùn)算，得到加擾序列{bk+Sk1}；在接收端，將接收到的加擾數(shù)據(jù)與本地產(chǎn)生的擾碼序列進(jìn)行異或運(yùn)算，得到解擾序列{bk+Sk1+Sk2}.從數(shù)學(xué)上來(lái)看，只要Sk1與Sk2完全相同，解擾序列就與原先的信號(hào)相同.

圖4所示的N級(jí)線性反饋移位寄存器所對(duì)應(yīng)的特征多項(xiàng)式為：

(1)

該系統(tǒng)產(chǎn)生的偽隨機(jī)序列的遞推公式為：

(2)

圖4 N級(jí)線性反饋移位寄存器Fig.4 N-stage linear feedback shift register

如圖5所示，加擾方式有兩種： 串行加擾(Serial Scrambler)和并行加擾(Parallel Scrambler)[5-8].串行加擾先將頻率為fb的低速并行數(shù)據(jù)轉(zhuǎn)為頻率為M×fb的串行數(shù)據(jù)，然后再以M×fb的頻率對(duì)高速串行數(shù)據(jù)進(jìn)行加擾，而并行加擾則先以fb的頻率對(duì)頻率為fb的低速并行數(shù)據(jù)進(jìn)行加擾，然后再將加擾后的數(shù)據(jù)串行化.由于觸發(fā)器狀態(tài)翻轉(zhuǎn)速度的限制，串行加擾并不適用于高速應(yīng)用.并行加擾中，擾碼發(fā)生器一次輸出M位連續(xù)的擾碼，同時(shí)對(duì)多路進(jìn)行加擾，大大降低了觸發(fā)器的速度要求，且最終的串行輸出數(shù)據(jù)與串行加擾結(jié)果相同，對(duì)接收端無(wú)任何影響.

圖5 串行加擾與并行加擾的結(jié)構(gòu)圖Fig.5 Architecture of serial scrambler and parallel scrambler

設(shè)計(jì)并行擾碼發(fā)生電路主要有兩種方法： 矩陣法[9]與序列空間法[10].矩陣法設(shè)計(jì)簡(jiǎn)單，但結(jié)構(gòu)單一，速度較慢；序列空間法能夠?qū)崿F(xiàn)較快的電路結(jié)構(gòu)，但其理論復(fù)雜，設(shè)計(jì)困難.本文在矩陣法與序列空間法的基礎(chǔ)上進(jìn)行修改，提出了一種新的設(shè)計(jì)方法，并命名為基元迭代法.以下就以基于最簡(jiǎn)擾碼PRBS5的6路并行擾碼器為例介紹基元迭代法的設(shè)計(jì)方法.PRBS5的特征多項(xiàng)式為f(x)=x5+x3+1，是5階線性反饋系統(tǒng)，至少需要5個(gè)寄存器，設(shè)0、1時(shí)刻擾碼發(fā)生器的各狀態(tài)為B0、B1，則：

B0=[b0b1b2b3b4b5]，
B1=[b6b7b8b9b10b11b12]，

(3)

圖6 基于PBRS5的擾碼發(fā)生器電路結(jié)構(gòu)Fig.6 Architecture of scrambling code generator based on PBRS5

定義不同數(shù)目的系統(tǒng)基元可以得到不同的電路結(jié)構(gòu)，在此定義其中前7個(gè)碼b0、b1、b2、b3、b4、b5、b6為基元，對(duì)B1的任意碼元bi，都可以通過(guò)式(2)反復(fù)迭代，最終變化為各基元的組合，得到：

B0=[b0b1b2b3b4b5]，

B1=[b6b2⊕b4b3⊕b5b4⊕b6b0⊕b4b1⊕b5]，

B2=[b2⊕b6… … … … …].

(4)

由于B1是B0的下一狀態(tài)，因此可以通過(guò)其基元表達(dá)式直接求得電路結(jié)構(gòu)(見(jiàn)圖6).

表1 不同設(shè)計(jì)方法實(shí)現(xiàn)的擾碼發(fā)生電路性能比較

實(shí)際運(yùn)用中，各種不同的系統(tǒng)對(duì)擾碼發(fā)生器的需求都不盡相同.由于本文最終設(shè)計(jì)的輸出接口運(yùn)用于光通信項(xiàng)目，因此相比于硬件成本，擾碼發(fā)生器的最高工作頻率才是側(cè)重點(diǎn).電路的最高工作頻率取決于電路的關(guān)鍵路徑延時(shí)，因此如何求解出關(guān)鍵路徑延時(shí)最短的電路結(jié)構(gòu)是本文設(shè)計(jì)擾碼發(fā)生器的首要問(wèn)題.表1比較了矩陣法、序列空間法以及基元迭代法所設(shè)計(jì)的電路結(jié)構(gòu)，假設(shè)觸發(fā)器為8個(gè)等效門大小，異或門為2個(gè)等效門大小，可以看到，基元迭代法設(shè)計(jì)的電路關(guān)鍵路徑最短，以面積換取了速度.

在本設(shè)計(jì)中實(shí)際采用的是目前10Gb/s以下串行總線最常用的擾碼序列PRBS7，其特征多項(xiàng)式為f(x)=x7+x6+1.由于本設(shè)計(jì)需要實(shí)現(xiàn)3∶1的并串轉(zhuǎn)換，因此需要設(shè)計(jì)3路并行擾碼發(fā)生器，其通過(guò)基元迭代法設(shè)計(jì)出的電路結(jié)構(gòu)如圖7所示．

圖7 基于PBRS7的擾碼發(fā)生器電路結(jié)構(gòu)Fig.7 Architecture of scrambling code generator based on PBRS5

2.2 并轉(zhuǎn)串電路

并轉(zhuǎn)串電路主要有串行結(jié)構(gòu)、并行結(jié)構(gòu)與樹型結(jié)構(gòu).各結(jié)構(gòu)能達(dá)到的最高速度相仿，但樹型結(jié)構(gòu)的輸入只能是為2N路，并不適用于本設(shè)計(jì)的3路并串轉(zhuǎn)換；而并行結(jié)構(gòu)相比傳統(tǒng)的串行結(jié)構(gòu)，高速模塊大大減少，所有電路都工作在1.33GHz的輸入數(shù)據(jù)頻率，具有較低的功耗.因此本設(shè)計(jì)所采用的并轉(zhuǎn)串電路如圖8所示，采用并行結(jié)構(gòu).并轉(zhuǎn)串電路由DLL與邏輯電路構(gòu)成，其中DLL將輸入的1.33GHz數(shù)據(jù)時(shí)鐘φref轉(zhuǎn)化為3個(gè)1.33GHz等相位間隔的時(shí)鐘φ1、φ2、φ3，如圖9所示.然后多相時(shí)鐘經(jīng)過(guò)邏輯電路，得到輸入信號(hào)D1、D2、D3的選通信號(hào)，最后通過(guò)與門、或門將數(shù)據(jù)合并.出于后續(xù)電路的兼容性考慮，本設(shè)計(jì)采用了帶有傳輸門的線或結(jié)構(gòu).

2.3 延遲鎖定環(huán)(DLL)

DLL在系統(tǒng)中負(fù)責(zé)產(chǎn)生并轉(zhuǎn)串電路所需的多相位時(shí)鐘，其工作的穩(wěn)定性非常重要.DLL如圖10所示，由鑒相器、低通濾波器以及壓控延時(shí)鏈(Voltage-Controlled Delay Line, VCDL)構(gòu)成.本設(shè)計(jì)中，鑒相器選用鑒頻鑒相器，低通濾波器選用電荷泵加RC通路，VCDL選用帶正反饋耦合的差分VCDL，其結(jié)構(gòu)如圖11所示，共30級(jí)，從第5、15、25級(jí)的輸出得到所需的多相位時(shí)鐘φ1、φ2、φ3.

圖8 并轉(zhuǎn)串電路Fig.8 Architecture of multiplexer

圖9 φ1、φ2、φ3的相位關(guān)系Fig.9 Phase relationship of φ1、φ2、φ3

圖10 DLL結(jié)構(gòu)框圖Fig.10 Architecture of DLL

圖11 VCDL電路圖Fig.11 Architecture of VCDL

為得到相位依次相差2π/3的多相位時(shí)鐘φ1、φ2、φ3，DLL的輸出信號(hào)Vdll必須與輸入?yún)⒖夹盘?hào)Vref同頻率，且相位恰好相差2π.如圖12所示，若Vdll的上升沿先于Vref的上升沿進(jìn)入鑒相器，則認(rèn)為φref>φdll，此時(shí)，控制電壓Vctrl會(huì)降低以使φref=φdll；反之控制電壓Vctrl則會(huì)上升.通過(guò)合理設(shè)置Vref與Vdll的復(fù)位時(shí)間，可以確保Vdll的上升沿先于Vref的上升沿進(jìn)入鑒相器，從而使控制電壓?jiǎn)蜗?向下)變化.如圖13所示，隨著Vctrl的下降，VCDL的延時(shí)會(huì)逐漸變大，若要確保Vdll與Vref相位相差2π，則在Vctrl下降的過(guò)程中必須存在某一個(gè)控制電壓值所對(duì)應(yīng)的延時(shí)恰好等于輸入?yún)⒖夹盘?hào)的周期T0.

圖12 電壓變化原理圖Fig.12 Principle of voltage variation

圖13 VCDL的電壓延時(shí)特性曲線Fig.13 Characteristic of voltage delay of VCDL

假設(shè)前級(jí)電荷泵輸出的初始電壓為Vctrl_0，最低電壓為Vctrl_min，Vref的周期為T0，則VCDL在控制電壓V下的延時(shí)t(V)需要滿足下式：

t(Vctrl_0)

(6)

由于工藝偏差會(huì)導(dǎo)致閾值電壓及其他一些參數(shù)的改變，不同工藝角下單位Vctrl變化所引起的VCDL延時(shí)變化都不盡相同，因此，在設(shè)計(jì)時(shí)需要進(jìn)行大量仿真以確保各工藝角下，6通道的VCDL都能滿足式(6)從而確保DLL能正常工作.本設(shè)計(jì)中，Vctrl_0為1V，Vctrl_min為0.5V，Vref的周期為T0為750ps.表2為VCDL在各工藝角下的版圖后仿真，可以看到，電路在各工藝角下均滿足t1V<750ps

表2 各工藝角下不同控制電壓的延時(shí)

2.4 電流模邏輯(CML)

常用的輸出驅(qū)動(dòng)電路有4種結(jié)構(gòu)： ECL、PECL、LVDS與CML.由于CML相比ECL、PECL具有低功耗，結(jié)構(gòu)簡(jiǎn)單的優(yōu)點(diǎn)，相比LVDS具有傳輸速率高的優(yōu)點(diǎn)[11]，因此本設(shè)計(jì)采用CML接口電路.CML可以在較低的電源電壓下以低擺幅點(diǎn)對(duì)點(diǎn)高速傳輸數(shù)據(jù)，結(jié)構(gòu)如圖14所示.CML從結(jié)構(gòu)上來(lái)看類似于一個(gè)共源級(jí)運(yùn)放，由尾電流管控制總電流大小，通過(guò)差分輸入來(lái)控制輸入對(duì)管的導(dǎo)通狀態(tài)，差分輸出的幅度大小由負(fù)載電阻與尾電流的乘積決定.CML的傳輸特性曲線如圖15所示，其輸出擺幅為RIss.CML結(jié)構(gòu)簡(jiǎn)單，工作時(shí)不需要外接電阻，可以通過(guò)負(fù)載電阻(一般是50Ω)直接對(duì)傳輸線進(jìn)行阻抗匹配.本設(shè)計(jì)中，負(fù)載電阻取值為50Ω，因此不再需要做阻抗匹配.此外，由于CML是差分結(jié)構(gòu)，因此具有較高的噪聲抑制能力；輸入對(duì)管一直工作在開關(guān)狀態(tài)，因此在版圖設(shè)計(jì)時(shí)并不需要像運(yùn)放那樣進(jìn)行復(fù)雜的對(duì)稱匹配.在電路的實(shí)際設(shè)計(jì)中，由于CML的輸入對(duì)管尺寸較大，因此在輸入前端往往會(huì)增加反相器鏈來(lái)增強(qiáng)前級(jí)數(shù)字電路的驅(qū)動(dòng)能力.

圖14 CML電路Fig.14 Architecture of CML

圖15 CML傳輸特性曲線Fig.15 Transmission characteristic of CML

當(dāng)CML電路處于全切換狀態(tài)時(shí)，導(dǎo)通的輸入管處于飽和區(qū)，因此電路的等效輸出電阻就是上拉電阻R，等效輸出電容為寄生電容與負(fù)載電容之和，其傳輸延時(shí)如式(7)所示：

Tdelay=ln 2×R(Cload+Cself).

(7)

在CML的設(shè)計(jì)中，尾電流越大，各MOS管的尺寸也越大.而當(dāng)Cload遠(yuǎn)大于Cself時(shí)，CML的傳輸延時(shí)與MOS管尺寸無(wú)關(guān)，因此尾電流大小只影響輸出信號(hào)的擺幅.CML設(shè)計(jì)指標(biāo)為差分輸出擺幅400mV，對(duì)應(yīng)的尾電流大小為8mA.

3 仿真驗(yàn)證

本論文采用65nm CMOS工藝設(shè)計(jì)了一個(gè)基于DLL的串行輸出接口，實(shí)現(xiàn)了1.33GHz時(shí)鐘下3∶1并轉(zhuǎn)串，使多通道ADC能夠串行輸出量化數(shù)據(jù).單通道數(shù)字模塊電路(擾碼發(fā)生器、并串轉(zhuǎn)換電路、DLL)的版圖面積為72μm×97μm(見(jiàn)第602頁(yè)，圖16)，功耗1.9mW；單個(gè)CML輸出電路(包括輸入驅(qū)動(dòng)鏈)的版圖面積為85μm×53μm(見(jiàn)第602頁(yè)，圖17)，功耗為9.6mW.本設(shè)計(jì)的仿真驗(yàn)證分為兩個(gè)部分： 其一是電路各部分的功能正確與否；其二是DLL與CML的輸出信號(hào)質(zhì)量如何.

3.1 功能仿真

首先驗(yàn)證DLL能否鎖定以及其生成的多相位時(shí)鐘φ1、φ2、φ3是否正確.圖18(見(jiàn)第602頁(yè))顯示了DLL的鎖定過(guò)程，在復(fù)位過(guò)程中，DLL的控制電壓Vctrl被置位到1.2V，隨后進(jìn)入鎖定過(guò)程，控制電壓Vctrl先通過(guò)電荷分配被置位到1V，最終Vctrl穩(wěn)定在706mV左右，鎖定完成.如圖19(見(jiàn)第602頁(yè))所示，DLL鎖定后，各多相位時(shí)鐘間相位間隔都為T/3，功能正確實(shí)現(xiàn)，能用作并串轉(zhuǎn)換電路的控制信號(hào).

圖16 數(shù)字電路版圖Fig.16 Layout of digital circuit

圖17 CML版圖Fig.17 Layout of CML

圖18 DLL鎖定過(guò)程Fig.18 Locking process of DLL

圖19 DLL多相位時(shí)鐘后仿Fig.19 Post-layout simulation of DLL multi-phase clock

然后再驗(yàn)證并行擾碼發(fā)生器與并串轉(zhuǎn)換電路的功能是否正確.并行擾碼發(fā)生器的后仿結(jié)果如圖20所示，圖中標(biāo)識(shí)出的部分邏輯序列為“101 001 111 101 000 011”(順序?yàn)镾0，S1，S2不斷循環(huán))，符合PBRS7的遞推關(guān)系，功能正確.串轉(zhuǎn)換電路的后仿結(jié)果如圖21所示，并行數(shù)據(jù)與串行數(shù)據(jù)一一對(duì)應(yīng)，轉(zhuǎn)換功能正確.最后將電路的輸入信號(hào)、擾碼序列與加擾后輸出的后仿結(jié)果提取到Matlab中進(jìn)行計(jì)算比較，結(jié)果顯示6通道1.33Gb/s×3bits轉(zhuǎn)4Gb/s×1bit均正常工作，解擾后的數(shù)據(jù)與原始數(shù)據(jù)相同.

圖20 并行擾碼發(fā)生器后仿Fig.20 Post-layout simulation of PRBS

圖21 單通道并串轉(zhuǎn)換電路后仿Fig.21 Post-layout simulation of single-channel multiplexer

3.2 性能仿真

在本設(shè)計(jì)中，DLL最重要的性能指標(biāo)是輸出時(shí)鐘的抖動(dòng)，時(shí)鐘邊沿的抖動(dòng)會(huì)直接影響后級(jí)并轉(zhuǎn)串電路的信號(hào)位寬.對(duì)設(shè)計(jì)進(jìn)行性能仿真時(shí)，系統(tǒng)的輸入為偽隨機(jī)碼.DLL輸出的時(shí)鐘眼圖如圖22所示，時(shí)鐘周期為750ps，最大峰峰值抖動(dòng)為515fs，滿足并轉(zhuǎn)串電路對(duì)時(shí)鐘的要求.CML的后仿條件如圖23所示，在電源端串聯(lián)了1nH電感、10Ω電阻，并聯(lián)2pF電容等效電源噪聲；在輸出端加入了輸出pad，串聯(lián)了1nH電感、10Ω電阻等效邦定線；采用1pF對(duì)地、差分100Ω負(fù)載(CML片上負(fù)載電阻為50Ω，因此單端輸出阻抗為50Ω，自動(dòng)實(shí)現(xiàn)阻抗匹配).圖24為CML的輸出信號(hào)眼圖，在4Gb/s輸出情況下，差分輸出擺幅為400mV，眼圖端正，眼高359mV，眼寬232ps，碼間串?dāng)_越小，噪聲容限為174mV，0點(diǎn)變動(dòng)寬度為18ps.整個(gè)系統(tǒng)符合應(yīng)用要求.

圖22 DLL時(shí)鐘抖動(dòng)Fig.22 Jitter peak to peak of DLL

圖23 CML后仿條件Fig.23 Test bench of post-layout simulation of CML

圖24 CML輸出眼圖Fig.24 Eye diagram of CML

表3 不同設(shè)計(jì)方法實(shí)現(xiàn)的串行輸出接口性能比較

4 結(jié) 論

本文采用65nm CMOS工藝設(shè)計(jì)了一款適用于高速多通道模數(shù)轉(zhuǎn)換器的串行輸出接口，包含擾碼、并串轉(zhuǎn)換、DLL與CML等模塊，并實(shí)現(xiàn)了1.33Gb/s×3bits到串行4Gb/s×1bit的并串轉(zhuǎn)換輸出.相比于傳統(tǒng)串行擾碼發(fā)生器的結(jié)構(gòu)，本文所提出的一種新的并行擾碼發(fā)生器設(shè)計(jì)方法，能縮短關(guān)鍵路徑的延時(shí)；同時(shí)，我們還對(duì)串行輸出接口進(jìn)行了設(shè)計(jì)優(yōu)化，即采用DLL替代了PLL，這樣不僅降低了溫度、電壓波動(dòng)帶來(lái)的不良影響，還使得面積、功耗等性能均有提升；此外，還對(duì)DLL的輸出進(jìn)行簡(jiǎn)單邏輯運(yùn)算以替代傳統(tǒng)并行并串轉(zhuǎn)換電路中的非交疊時(shí)鐘，既簡(jiǎn)化了設(shè)計(jì)，又提升了系統(tǒng)的穩(wěn)定性.