毛 群

（阿壩師范學(xué)院電子信息與自動化學(xué)院，四川 汶川 623002）

0 引言

在通信、自動化或電測系統(tǒng)領(lǐng)域，如特種電源，電機控制等變頻驅(qū)動中常用到高精度變頻三相正弦信號源，同時，為適應(yīng)不斷變換的使用環(huán)境和對象，對信號源多功能性、穩(wěn)定性及擴展性等方面也有更多需求。傳統(tǒng)信號源設(shè)計常用模擬電路實現(xiàn)，模擬硬件對環(huán)境影響敏感，輸出信號穩(wěn)定性較差、頻率范圍小、擴展性差。近年來，信號源設(shè)計多采用DDS專用芯片加單片機等微處理器方案實現(xiàn)三相正弦信號輸出[1-3]，但其靈活性和可升級換代性能相對較差，本文在此基礎(chǔ)上進一步改進，利用直接數(shù)字頻率合成(Digital Frequeney Synthesis,DDS)[5，6]及 EDA 技術(shù)[7，8]，采用自頂向下方法，以高性能數(shù)字器件FPGA芯片作為主要硬件資源設(shè)計多功能三相信號源[9，10]。

1 DDS技術(shù)基本原理分析

DDS技術(shù)理論基礎(chǔ)是依據(jù)取樣定理，對連續(xù)時間信號進行抽樣量化，得到一個與頻率相對應(yīng)的相位序列，以此尋址，得到幅度序列，經(jīng)數(shù)模轉(zhuǎn)換獲取模擬信號輸出。結(jié)構(gòu)如圖1所示。

圖1 DDS基本電路結(jié)構(gòu)

DDS由參考時鐘源，頻率控制字，相位控制字，相位累加器，查詢表、DA轉(zhuǎn)換器和LPF構(gòu)成[11-12]。參考時鐘由高穩(wěn)定度晶體振蕩器或時鐘源產(chǎn)生，作用是控制DDS各組成電路同步協(xié)調(diào)工作；相位累加器由加法器和相位寄存器組成，相位累加器是DDS系統(tǒng)中最重要的，其類似一個計數(shù)器，在參考時鐘控制下，對頻率控制字進行連續(xù)線性相位累加，合成信號的相位即相位累加器輸出數(shù)據(jù)，DDS輸出信號頻率即相位累加器溢出頻率；正弦查詢表是一個可編程只讀存儲器，用于存儲一周期的波形幅值；相位控制字控制輸出信號初始相位，把相位控制字和相位累加器求和數(shù)據(jù)作為地址對正弦查詢表尋址，查詢表把輸入地址相位信息對應(yīng)到波形信號幅度上，從查詢表得到代表波形信號幅值的離散量化值，經(jīng)數(shù)模轉(zhuǎn)換和低通濾波器（LPF）濾波，得波形信號[13]，故DDS是以數(shù)控振蕩器方式產(chǎn)生頻率、相位可調(diào)波形的一種信號合成技術(shù)。

2 信號源系統(tǒng)設(shè)計

信號源系統(tǒng)設(shè)計以FPGA為核心[14]，如圖2所示。系統(tǒng)設(shè)計指標：（1）產(chǎn)生同步輸出相差120°三路正弦信號；（2）三相正弦信號頻率范圍50～1 KHz，頻率可調(diào)；相位差不隨頻率變化發(fā)生明顯變化；（3）語音信號頻率300 Hz,載波頻率100 K，調(diào)制度0.5,輸出AM調(diào)制波形；（4）能實現(xiàn)FM調(diào)制、ASK調(diào)制。

圖2 系統(tǒng)組成框圖

2.1 三相正弦信號FPGA設(shè)計

2.1.1 系統(tǒng)時鐘設(shè)計

系統(tǒng)時鐘50 MHz，利用計數(shù)器分頻獲得8 Hz，1 KHz，1 MHz三個時鐘信號，分別用于掃描按鍵輸入、數(shù)碼管動態(tài)掃描和控制DDS系統(tǒng)工作。

2.1.2 相位累加器設(shè)計

改變ROM的地址即可輸出對應(yīng)波形信號，信號頻率計算如DDS方程（1）所示

式中fout輸出頻率，fc采樣時鐘，N相位累加器位數(shù)，K頻率控制字。根據(jù)要求：欲三相正弦信號輸出頻率范圍50～1 KHz，累加器按步進為1(頻率控制字K=1)累加直至溢出一遍頻率即為頻率步進值[5]，也是輸出信號最低頻率，當(dāng)N取16，最小輸出頻率可達15 Hz，滿足系統(tǒng)最低輸出50 Hz要求，由輸出頻率達到1 KHz，可得三相正弦信號最大頻率字輸入K=66，為使輸出波形不失真，頻率控制字位寬取7位，高位添0，加法器為16位[6]，本設(shè)計中存儲器深度256字,地址線和輸出數(shù)據(jù)線均8位，取相位地址輸出高8位尋址，舍低位，相位累加器位寬取16位，時鐘控制下對頻率控制字累加，相位累加器累加結(jié)果高8位作為正弦ROM地址。

2.1.3 三相相位控制器設(shè)計

由DDS原理，改變相位控制字可控制信號相位偏移，因此通過相位控制字模塊設(shè)計實現(xiàn)三個正弦波初始值設(shè)置。欲實現(xiàn)相差120°三相正弦信號，原理同單相，只需增加兩個具有固定相偏的相位控制加法器控制基準信號外的兩路信號初始相位，及三個波形數(shù)據(jù)存儲器[7]，利用相位控制字設(shè)置三個正弦波初始值。相位偏移公式見式(2)。

式中Poffset相位偏移量，Pc相位控制字。具體設(shè)計：相位加法器字長位寬N取8，由式2計算三個相位偏移量分別為P1=0；P2=28×120°/360=85.3°，取整85；P3=28×240°/360°=170.6°，取整171，設(shè)定上述相位偏移量，可實現(xiàn)相差120°的三相正弦信號[8]。

圖3 相位累加器

圖4 三相相位控制器

2.1.4 波形存儲器設(shè)計

通過Matlab或C生成.mif數(shù)據(jù)文件作為ROM內(nèi)波形數(shù)據(jù)文件[15]，采用調(diào)用QuartusII的宏功能模塊LPM_ROM完成ROM設(shè)計。

按DDS原理，調(diào)用上述模塊元件進行三相正弦信號頂層設(shè)計，例化成三相正弦信號模塊如圖5，仿真圖6表明設(shè)計正確。

圖5 三相正弦信號發(fā)生器模型

圖6 三相正弦信號仿真圖

2.2 AM和FM的FPGA設(shè)計實現(xiàn)

結(jié)合DDS技術(shù)和幅度調(diào)制(AM）、頻率調(diào)制（FM）原理，采用DDS實現(xiàn)AM、FM調(diào)制電路[16-17]，AM設(shè)計模型和仿真見圖8和圖9，F(xiàn)M設(shè)計模型和仿真見圖8和圖9。

圖7 AM電路

圖8 AM仿真

圖9 FM電路

圖10 FM仿真

2.3 ASK調(diào)制的FPGA設(shè)計實現(xiàn)

調(diào)制解調(diào)模塊設(shè)計：由隨機序列發(fā)生器產(chǎn)生隨機二進制序列，送給ASK調(diào)制模塊，調(diào)制輸出信號，再送給解調(diào)模塊解調(diào)，還原隨機序列，設(shè)計原理圖如圖11所示。

圖11 ASK調(diào)制解調(diào)原理圖

2.4 系統(tǒng)FPGA設(shè)計實現(xiàn)

采用層次化設(shè)計方法，綜合各功能模塊，可得信號源，設(shè)計原理圖如圖12所示。

3 系統(tǒng)指標測試

三相正弦信號示波器測試數(shù)據(jù)見表1，利用每兩路信號峰峰值時間差可判定，信號間相位互差120°，輸出頻率越高，輸出波形質(zhì)量相對變差，這由周期內(nèi)采樣點數(shù)變化引起。AM，F(xiàn)M，ASK調(diào)制仿真測試成功，滿足系統(tǒng)設(shè)計要求。

圖12 系統(tǒng)原理圖

表1 三相正弦信號頻率測試表Hz

4 結(jié)語

利用FPGA可重構(gòu)特點以及ROM的可編程性，改變存儲波形可以實現(xiàn)任意波形三相信號發(fā)生器，同理，本設(shè)計的AM、FM模塊調(diào)制信號及ASK調(diào)制解調(diào)信號也可以靈活更改，還可在現(xiàn)有硬件資源上增加PSK,FSK等高精度數(shù)字調(diào)制和正交調(diào)制，以適應(yīng)更寬領(lǐng)域需求。