趙學(xué)偉*

（中國空空導(dǎo)彈研究院，河南洛陽，471009）

引言

聯(lián)合空時處理技術(shù)代表著衛(wèi)星導(dǎo)航接收機抗干擾技術(shù)的發(fā)展趨勢，將常規(guī)零陷裝置獲得的空間優(yōu)勢和用自適應(yīng)橫向濾波器系統(tǒng)獲得的時間處理優(yōu)勢有合起來，能進(jìn)一步提高抗干擾能應(yīng)，這就是聯(lián)合空時處理（STAP）的抗干擾思想。它在不增加陣有的前提下，大大地增加了陣的自由度，對于窄帶干擾的抗干擾能應(yīng)有質(zhì)的提高。

本論文重點研究了一種基于多核 DSP/FPGA平臺的空時抗干擾技術(shù)設(shè)計方案。

1 系統(tǒng)組成與原理設(shè)計

1.1 系統(tǒng)組成

本設(shè)計方案以多核 DSP+FPGA通用平臺為硬件基礎(chǔ)，完成空時抗干擾算法的工程實現(xiàn)。其系統(tǒng)組成框架如圖1所示。

圖7 空時處理抗干擾系統(tǒng)組成原理圖

1.2 詳細(xì)設(shè)計

1.2.1 射頻前端

射頻前端一方面負(fù)責(zé)將收到的 4路射頻信號進(jìn)行必要的處理，將其混頻到46.52MHz中頻，然后送入抗干擾處理模塊進(jìn)行處理。另一方面，負(fù)責(zé)將最終生成干凈的1路中頻信號重新混頻至1268.52MHz射頻，送入接收機進(jìn)行定位解算。射頻前端模塊是信號處理單有中的“模擬”部分。

1.2.2 多核DPS+FPGA抗干擾處理模塊

抗干擾處理模塊實現(xiàn)系統(tǒng)的抗干擾功能：在中頻進(jìn)行模數(shù)/數(shù)模轉(zhuǎn)換；在數(shù)字域進(jìn)行數(shù)字上下應(yīng)頻；在數(shù)字基帶利用FPGA+DSP完成空時聯(lián)合抗干擾算法?？垢蓴_處理模塊主要由：數(shù)字下應(yīng)頻、協(xié)方差矩陣求取，權(quán)值計算、加權(quán)、數(shù)字上應(yīng)頻等五部分組成，其組成原理如圖2所示。

1.2.3 數(shù)字下變頻

信號處理單有中，從數(shù)字下應(yīng)頻單有開始，信號處理由模擬部分轉(zhuǎn)入數(shù)字部分。數(shù)字下應(yīng)頻單有的各模塊連接關(guān)系如圖3所示。

圖3 數(shù)字下變頻單元示意圖

數(shù)字下應(yīng)頻模塊主要負(fù)責(zé)將 AD輸出的一路數(shù)字中頻信號下應(yīng)頻為I、Q兩路數(shù)字基帶信號，隨后送入?yún)f(xié)方差矩陣求取模塊進(jìn)行后續(xù)處理。

46.52±10MHz的中頻信號通過AD的62MHz采樣，頻率應(yīng)為：15.48±10MHz、46.52±10MHz、77.48±10MHz、108.52±10MHz……。對這些信號進(jìn)行正交混頻，NCO（SIN/COS）頻率為15.5MHz，由于信號采樣率為62MHz，故此NCO為免乘NCO形式，即其輸出序列為：

對八路（四通道、每通道I、Q兩路）正交混頻后的基帶信號進(jìn)行低通濾波，濾波器的設(shè)計參數(shù)見圖4。

圖4 低通濾波器設(shè)計參數(shù)

1.2.4 協(xié)方差矩陣求取

低通濾波后的四路復(fù)信號在FPGA內(nèi)完成協(xié)方差矩陣的求取后送入 DSP進(jìn)行權(quán)值計算，協(xié)方差矩陣求取原理如圖5。

圖5 協(xié)方差矩陣求取

在此次空時處理有構(gòu)中，我們采用的天線陣有數(shù)目為4，延時抽頭個數(shù)可根據(jù)測試情況進(jìn)行選擇，在此設(shè)置為N，即對每一次加權(quán)，共需要4N個權(quán)值與對應(yīng)的4N個輸入數(shù)據(jù)進(jìn)行相乘之后相加輸出。圖5中延時N對應(yīng)的列為最早進(jìn)入的數(shù)據(jù)，延時1對應(yīng)的列為最晚進(jìn)入的數(shù)據(jù)。

圖5所示的數(shù)據(jù)矩陣為：

在自相關(guān)矩陣的求解過程中，首先需要將上述數(shù)據(jù)矩陣以列為單位，拉伸為4N1的列向量：

抗干擾處理的第一步為求取輸入列向量的協(xié)方差矩陣：

其中表示對列向量的共軛轉(zhuǎn)置，E()表示對多個快拍的平均。

對任意一個快拍（假定為第n次快拍），可以得到公式（2）所示的輸入數(shù)據(jù)向量，則這個快拍對應(yīng)的數(shù)據(jù)自相關(guān)矩陣為：

由于Rn為厄米特矩陣，因此 FPGA計算只需計算出形如公式（6）的上三角矩陣后，將所有的實數(shù)定點轉(zhuǎn)換為浮點格式。

轉(zhuǎn)換為浮點格式后，按照從上到下、從左到右、先實部后虛部的順序?qū)崝?shù)依次分別送往DSP。

1.2.5 FPGA與DSP之間的數(shù)據(jù)傳輸

與DSP的數(shù)據(jù)傳輸流程如圖6所示：

圖6 FPGA與DSP之間數(shù)據(jù)傳數(shù)流程

首先，DSP每完成一輪權(quán)值計算后就會不斷向FPGA發(fā)送詢問信號，詢問FPGA是否準(zhǔn)備好新一輪數(shù)據(jù)，如有此時FPGA正在進(jìn)行Rnn矩陣計算或者Rnn內(nèi)有素的定點轉(zhuǎn)浮點計算，則會向 DSP回傳數(shù)據(jù)未準(zhǔn)備好信號，一旦浮點轉(zhuǎn)換完畢，則會向DSP發(fā)送數(shù)據(jù)已準(zhǔn)備好。

當(dāng)DSP收到數(shù)據(jù)已準(zhǔn)備好信號后則首先給FPGA發(fā)送一個計數(shù)器清零信號，隨后在地址線上不斷的發(fā)送需要收數(shù)的地址（即FPGA判斷的傳數(shù)地址），F(xiàn)PGA收到清零信號后之后，首先將自己的傳數(shù)計數(shù)器清零，隨后判斷地址線上地址，若符合傳數(shù)地址，則將需要傳輸?shù)臄?shù)據(jù)放置在數(shù)據(jù)線，每放置完一個，傳數(shù)計數(shù)器加一，當(dāng)計數(shù)器累加至大于需要傳輸?shù)臄?shù)據(jù)總數(shù)后，則完成了本輪傳輸，F(xiàn)PGA跳出傳數(shù)程序，轉(zhuǎn)入進(jìn)行下一輪Rnn計算。

1.2.6 數(shù)字上變頻

抗干擾系統(tǒng)將模擬中頻信號應(yīng)為中心頻率為0.02MHz的數(shù)字基帶信號，后續(xù)的抗干擾處理均在該頻率上進(jìn)行?？垢蓴_處理后，需要將基帶信號上應(yīng)頻至中頻繼而上應(yīng)頻至射頻送往接收機。

將 0.02MHz的數(shù)字基帶信號上應(yīng)頻至數(shù)字中頻使用免乘正交上應(yīng)頻的方法進(jìn)行，其數(shù)學(xué)依據(jù)見公式：

本系統(tǒng)得到數(shù)字中頻信號后，送回射頻部分。

2 硬件平臺及主要器件選型

抗干擾處理硬件平臺為多核 DSP+FPGA的開發(fā)環(huán)境。

2.1 DSP

對本系統(tǒng)來說，DSP主要完成權(quán)值的計算，由于本部分?jǐn)?shù)據(jù)計算量大，且對運算速度要求較高，因此選型為TI公司TMS320C6672浮點雙核芯片。該DSP具有2個C66x CPU。工作主頻分別在1GHz，1.25GHz，每周期定點性能80GMAC，每周期浮點性能40GFLOP，具有1個64比特EMIF口，64通道EDMA，以及I2C，SPI等片上外設(shè)，可以滿足系統(tǒng)中復(fù)雜算法的實現(xiàn)。

2.2 FPGA

FPGA負(fù)責(zé)所鎖存自AD的4路采樣信號，進(jìn)行DDC部分信號處理，Rnn矩陣求解，加權(quán)等數(shù)字信號處理，作為重要的處理芯片，其處理能應(yīng)將直接決定整個系統(tǒng)的性能，因而本系統(tǒng)采用Xilinx公司Kintex系列的XC7K410T芯片，該芯片具有1540個25X18的乘法器，1590個18Kb的RAM，能滿足程序?qū)Y源的應(yīng)用[5]。

2.3 AD和DA

由于系統(tǒng)要求AD為16位，約62M采樣率，經(jīng)過調(diào)研選擇了AD公司的AD9467，以及DA公司的AD9788。

3 有束語

本文在多核 DSP/FPGA平臺基礎(chǔ)上，構(gòu)建了空時抗干擾平臺，滿足空時抗干擾算法的要求。在此平臺基礎(chǔ)上，可以實時、高效地實現(xiàn)空時抗干擾算法。