趙平偉，郭東敏，鄭晨皓

(機(jī)電動(dòng)態(tài)控制重點(diǎn)實(shí)驗(yàn)室，陜西 西安 710065)

0 引言

隨著無(wú)線電引信工作體制及信號(hào)處理方法日趨復(fù)雜，對(duì)無(wú)線電引信測(cè)試系統(tǒng)功能及性能的要求也越來(lái)越高。實(shí)驗(yàn)室對(duì)調(diào)頻多普勒體制無(wú)線電引信進(jìn)行性能測(cè)試的核心技術(shù)是對(duì)引信發(fā)射信號(hào)的回波進(jìn)行模擬，在該模擬過(guò)程中，回波信號(hào)相對(duì)于發(fā)射信號(hào)的延時(shí)精度決定了引信定距性能的測(cè)試精度，為了提高在測(cè)試過(guò)程中對(duì)引信定距精度的測(cè)量水平，就需要提高引信測(cè)試系統(tǒng)回波信號(hào)的延時(shí)精度。以往的無(wú)線電引信測(cè)試系統(tǒng)回波信號(hào)的延時(shí)方法主要包括光纖延時(shí)、儀器延時(shí)和基于現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)器件的延時(shí)。光纖延時(shí)的物理體積大[1]，而且延時(shí)時(shí)間的可變性不夠好[2]，在進(jìn)行高精度延時(shí)時(shí)，往往不是首選。儀器延時(shí)通過(guò)將信號(hào)輸入儀器，在儀器中進(jìn)行相關(guān)處理后輸出進(jìn)行延時(shí)，由于儀器自身本來(lái)就存在誤差，加上儀器間的通訊等，導(dǎo)致引信測(cè)試系統(tǒng)回波信號(hào)的精度較低，一般在10 ns左右。由于FPGA延時(shí)是數(shù)字化的處理方式[3]，穩(wěn)定性和可靠性高[4-6]，近年來(lái)被更多的人選擇，文獻(xiàn)[2]和文獻(xiàn)[7]提出一種基于FPGA和FIFO的延時(shí)系統(tǒng)設(shè)計(jì)。FIFO是一種先進(jìn)先出的數(shù)據(jù)存儲(chǔ)器[8]，該方法實(shí)現(xiàn)的延時(shí)精度只能達(dá)到系統(tǒng)時(shí)鐘周期，不能實(shí)現(xiàn)小于時(shí)鐘周期的更高精度的延時(shí)；文獻(xiàn)[9—10]都采用FPGA硬核輸入/輸出延遲單元(IODELAY)的方式實(shí)現(xiàn)延時(shí)，但它的使用與模數(shù)轉(zhuǎn)換器(ADC)采樣率有關(guān)，當(dāng)ADC采樣率較高時(shí)，IODELAY接收高速數(shù)據(jù)流，有可能在下一個(gè)邊沿到來(lái)時(shí)，還沒(méi)有完成對(duì)上一個(gè)邊沿內(nèi)的數(shù)據(jù)處理，致使數(shù)據(jù)出錯(cuò)，不適用于引信測(cè)試系統(tǒng)回波信號(hào)的高精度延時(shí)。針對(duì)實(shí)驗(yàn)室無(wú)線電引信測(cè)試系統(tǒng)回波信號(hào)延時(shí)精度低的問(wèn)題，本文基于FPGA平臺(tái)，提出通過(guò)數(shù)據(jù)存儲(chǔ)和數(shù)據(jù)選擇方式來(lái)實(shí)現(xiàn)引信測(cè)試系統(tǒng)回波信號(hào)高精度延時(shí)。

1 基于FPGA的無(wú)線電引信測(cè)試系統(tǒng)回波模擬原理

1.1 基于FPGA的引信測(cè)試回波模擬系統(tǒng)

基于FPGA的引信測(cè)試回波模擬系統(tǒng)采用基于數(shù)字射頻存儲(chǔ)(DRFM)的硬件平臺(tái)[11]，由上下變頻器、高速模數(shù)轉(zhuǎn)換器(ADC)、高速數(shù)模轉(zhuǎn)換器(DAC)、控制器、存儲(chǔ)器、同步時(shí)鐘以及本振信號(hào)等單元組成，如圖1所示，文獻(xiàn)[12]論證了將DRFM技術(shù)用于無(wú)線電引信信號(hào)處理的可行性。在引信測(cè)試回波模擬系統(tǒng)中，引信測(cè)試系統(tǒng)回波信號(hào)的延時(shí)處理由控制器中的延時(shí)單元進(jìn)行實(shí)現(xiàn)。

首先，將接收到的射頻信號(hào)下變頻為中頻信號(hào)。由于采樣器件的制約，現(xiàn)在的DRFM尚不能對(duì)射頻信號(hào)進(jìn)行直接處理，而是需要把射頻信號(hào)下變頻到中頻頻段。下變頻就是根據(jù)射頻信號(hào)頻率去調(diào)諧本振，從而使下變頻器的輸出在中頻頻段內(nèi)。其次進(jìn)行模/數(shù)轉(zhuǎn)換。對(duì)射頻下變頻之后的中頻信號(hào)進(jìn)行采樣，將模擬信號(hào)轉(zhuǎn)換為離散的數(shù)字信號(hào)序列，實(shí)現(xiàn)中頻信號(hào)的數(shù)字化。再次，進(jìn)行信號(hào)存儲(chǔ)。采集完成之后的數(shù)字信號(hào)，進(jìn)行中頻下變頻成為基帶信號(hào)序列，將其存儲(chǔ)在存儲(chǔ)器中，由控制器實(shí)現(xiàn)對(duì)該信號(hào)的延遲、多普勒平移及幅度變化模擬等相關(guān)處理操作。再進(jìn)行數(shù)模變換。對(duì)數(shù)字信號(hào)序列完成中頻上變頻的信號(hào)處理后，通過(guò)DAC將數(shù)字信號(hào)轉(zhuǎn)變成為模擬信號(hào)，從而實(shí)現(xiàn)中頻信號(hào)的輸出。最后進(jìn)行射頻信號(hào)重構(gòu)。上變頻DAC轉(zhuǎn)換得到的模擬信號(hào)，使用下變頻共用本振，將中頻信號(hào)混頻得到射頻信號(hào)，從而實(shí)現(xiàn)射頻信號(hào)輸出。

1.2 無(wú)線電引信測(cè)試系統(tǒng)回波信號(hào)延時(shí)原理

基于FPGA的引信回波模擬系統(tǒng)首先將截獲的引信發(fā)射信號(hào)經(jīng)過(guò)下變頻和低通濾波得到中頻信號(hào)，再經(jīng)過(guò)數(shù)字下變頻得到基帶信號(hào)后，對(duì)其進(jìn)行延時(shí)和相關(guān)處理。設(shè)引信發(fā)射信號(hào)為St,up(t)，本地振蕩器產(chǎn)生的信號(hào)為L(zhǎng)(t)，M(t)為下變頻后經(jīng)低通濾波后的中頻信號(hào)。

(1)

L(t)=A1cos(2πfLt+φL)

(2)

(3)

M(t)=ALcos(πμt2+ω1t+φM)

(4)

對(duì)其進(jìn)行中頻數(shù)字化采樣，采樣間隔為T(mén)s，則時(shí)域離散信號(hào)表示為：

M(n)=AL(n)cos{[πμ(nTs)2+ω1nTs+φM]}

n=1,2,3,…

(5)

經(jīng)過(guò)數(shù)字正交混頻技術(shù)，可得到該中頻信號(hào)的同相與正交分量I(n)、Q(n)，其中I(n)、Q(n)分別表示為：

(6)

(7)

該基帶信號(hào)經(jīng)數(shù)字存儲(chǔ)延時(shí)時(shí)間為τ，其中τ=NTs，N為延時(shí)周期個(gè)數(shù)，每周期為T(mén)s，則經(jīng)存儲(chǔ)延時(shí)后表示為：

(8)

(9)

完成延時(shí)后，對(duì)該信號(hào)進(jìn)行數(shù)字同相正交上變頻，得到：

M′(n)=I′(n)cos(ω1(n-N)Ts)+Q′(n)sin(ω1(n-N)Ts)=

(10)

將該信號(hào)由數(shù)模轉(zhuǎn)換器轉(zhuǎn)換為模擬信號(hào)為：

(11)

最后通過(guò)上變頻器件將頻譜搬移至發(fā)射信號(hào)中心頻譜f0處：

(12)

與式(1)對(duì)比，即完成了時(shí)間τ的延時(shí)(幅度變化不影響延時(shí)精度，本文只關(guān)注信號(hào)的相對(duì)延時(shí))。

2 基于數(shù)據(jù)選擇的引信測(cè)試系統(tǒng)回波信號(hào)高精度延時(shí)

為了實(shí)現(xiàn)引信測(cè)試系統(tǒng)回波信號(hào)的高精度延時(shí)，將延時(shí)單元分為粗延時(shí)單元和精延時(shí)單元兩部分，原理框圖如下圖2所示。

圖2 延時(shí)單元原理框圖Fig.2 Principle block diagram of time delay unit

經(jīng)ADC處理后的引信信號(hào)進(jìn)入延時(shí)單元后，首先進(jìn)行粗延時(shí)，再進(jìn)行精延時(shí)。粗延時(shí)單元主要是將時(shí)鐘周期整數(shù)倍的時(shí)間通過(guò)存儲(chǔ)進(jìn)行延時(shí)，精延時(shí)單元主要是將小于時(shí)鐘周期的時(shí)間通過(guò)數(shù)據(jù)選擇進(jìn)行高精度延時(shí)。

在實(shí)現(xiàn)引信測(cè)試系統(tǒng)回波信號(hào)高精度延時(shí)的過(guò)程中，需要通過(guò)自行編寫(xiě)算法來(lái)實(shí)現(xiàn)粗延時(shí)單元中的存儲(chǔ)延時(shí)功能和精延時(shí)單元中的數(shù)據(jù)選擇功能，具體實(shí)現(xiàn)過(guò)程將通過(guò)“粗延時(shí)單元”和“精延時(shí)單元”兩部分分別進(jìn)行介紹。

2.1 粗延時(shí)單元

粗延時(shí)單元通過(guò)編寫(xiě)的算法控制雙口隨機(jī)存取存儲(chǔ)器(RAM)來(lái)實(shí)現(xiàn)，通過(guò)算法中的讀寫(xiě)控制來(lái)實(shí)現(xiàn)對(duì)信號(hào)的存儲(chǔ)延時(shí)。流程圖如圖3所示。

圖3 粗延時(shí)單元流程圖Fig.3 Coarse delay unit flow chart

粗延時(shí)單元工作原理如式(13)所示：

延時(shí)時(shí)間(T) = 時(shí)鐘周期(T0) × 周期個(gè)數(shù)(N)

(13)

式(13)中，時(shí)鐘周期T0是指粗延時(shí)的同步時(shí)鐘，從上式可以看出，總的延時(shí)時(shí)間是時(shí)鐘周期的整數(shù)倍，即粗延時(shí)的基本延時(shí)精度最高能達(dá)到時(shí)鐘周期T0。粗延時(shí)模塊主要將時(shí)鐘周期的整數(shù)倍時(shí)間進(jìn)行延時(shí)，小于周期數(shù)的時(shí)間由精延時(shí)模塊實(shí)現(xiàn)。本設(shè)計(jì)選擇的kcu105平臺(tái)時(shí)鐘周期為4 ns，即粗延時(shí)的延時(shí)精度為4 ns。

2.2 精延時(shí)單元

精延時(shí)單元通過(guò)編寫(xiě)的算法控制數(shù)據(jù)選擇的方式來(lái)實(shí)現(xiàn)。由于本設(shè)計(jì)選擇的kcu105平臺(tái)時(shí)鐘周期為4 ns，為了實(shí)現(xiàn)精度為1 ns的延時(shí)單元設(shè)計(jì)，故將輸入信號(hào)分為四路，根據(jù)小于時(shí)鐘周期的精延時(shí)時(shí)間量，對(duì)四路數(shù)據(jù)進(jìn)行選擇輸出，

假設(shè)將輸入信號(hào)分為A0、B0、C0、D0四路，用A1、B1、C1分別表示對(duì)A0、B0、C0延遲了一個(gè)時(shí)鐘周期，O1、O2、O3、O4表示輸出，精延時(shí)單元流程圖如圖4所示。

圖4 精延時(shí)單元流程圖Fig.4 Fine delay unit flow chart

其中數(shù)據(jù)選擇模塊的行為可用下表1描述。

表1 數(shù)據(jù)選擇模塊行為描述Tab.1 Description of data selection behavior

由以上可得，當(dāng)延時(shí)為0 ns時(shí)，輸出A0、B0、C0、

D0；當(dāng)延時(shí)為1 ns時(shí)，輸出B0、C0、D0、A1；當(dāng)延時(shí)為2 ns時(shí)，輸出C0、D0、A1、B1；當(dāng)延時(shí)為3 ns時(shí)，輸出D0、A1、B1、C1。以此來(lái)實(shí)現(xiàn)小于時(shí)鐘周期的延時(shí)。

3 實(shí)驗(yàn)驗(yàn)證

本實(shí)驗(yàn)驗(yàn)證選擇的是賽靈思(Xilinx)公司的kcu105平臺(tái)，時(shí)鐘周期為250 MHz，系統(tǒng)精度為4 ns；AD，DA選擇的是AD-FMCDAQ2-EBZ套件，其中包括AD9680和AD9144。AD9680是一款雙通道、14位、1 GSPS模數(shù)轉(zhuǎn)換器(ADC)。AD9144是一款四通道、16位、最高采樣率達(dá)到2.8 GSPS的數(shù)模轉(zhuǎn)換器(DAC)。

粗延時(shí)的延時(shí)范圍與存儲(chǔ)器的容量有關(guān)，例如，本設(shè)計(jì)的引信測(cè)試系統(tǒng)回波信號(hào)周期為2 000 ns，延時(shí)范圍不會(huì)超過(guò)兩個(gè)周期，即不會(huì)超過(guò)4 096 ns的最大延遲量，所以需要的存儲(chǔ)器存儲(chǔ)深度為1 024，本設(shè)計(jì)輸入1路數(shù)據(jù)，位寬為64 bit，總數(shù)據(jù)量為1 024×1×64=64 KB，該實(shí)驗(yàn)平臺(tái)的存儲(chǔ)量為2 GB，完全滿(mǎn)足需求。

實(shí)驗(yàn)采用Vivado 2015.4軟件進(jìn)行原理設(shè)計(jì)，設(shè)計(jì)結(jié)果如下圖5所示。

圖5 模塊整體設(shè)計(jì)Fig.5 The overall module design

其中，VIO_0模塊提供延時(shí)控制量；cu_delay_0模塊為讀寫(xiě)控制模塊；輸入信號(hào)在ram模塊中進(jìn)行粗延時(shí)，在jing_delay_0模塊中進(jìn)行精延時(shí)；width_conv_0模塊為分路器，xlconcat_0模塊為合路器。設(shè)計(jì)完成后將該設(shè)計(jì)下載到KCU105開(kāi)發(fā)板進(jìn)行實(shí)驗(yàn)驗(yàn)證。

3.1 粗延時(shí)單元實(shí)驗(yàn)驗(yàn)證

本實(shí)驗(yàn)的系統(tǒng)時(shí)鐘周期為4 ns，所以粗延時(shí)可以對(duì)4的整數(shù)倍的時(shí)間進(jìn)行延時(shí)，輸入信號(hào)周期為2 000 ns。由于普通的引信測(cè)試系統(tǒng)回波模擬器器件固有延時(shí)大于引信測(cè)試系統(tǒng)回波信號(hào)所需要的延時(shí)，所以在引信測(cè)試系統(tǒng)回波模擬過(guò)程中需要跨周期處理，此處對(duì)信號(hào)分別進(jìn)行2 100 ns和2 600 ns的延時(shí)，結(jié)果如圖6和圖7所示(從示波器上可以讀出相對(duì)延時(shí)的Δ值)。

2 100 ns和2 600 ns都是時(shí)鐘周期4 ns的倍數(shù)，對(duì)其進(jìn)行存儲(chǔ)延時(shí)即可得到圖6和圖7的結(jié)果。由以上實(shí)驗(yàn)結(jié)果可知，該方法能夠滿(mǎn)足引信測(cè)試系統(tǒng)回波信號(hào)粗延時(shí)需求。

圖6 2100 ns粗延時(shí)Fig.6 Coarse Delay of 2100ns

圖7 2 600 ns粗延時(shí)Fig.7 Coarse Delay of 2 600 ns

3.2 精延時(shí)單元實(shí)驗(yàn)驗(yàn)證

本實(shí)驗(yàn)將精延時(shí)精度由4 ns提升到了1 ns，即精延時(shí)模塊可以對(duì)4以?xún)?nèi)的整數(shù)進(jìn)行延時(shí)，達(dá)到1 ns、2 ns和3 ns的物理實(shí)現(xiàn)。此處為了讓實(shí)驗(yàn)結(jié)果在示波器上顯示的更加清楚，實(shí)驗(yàn)分別對(duì)輸入信號(hào)進(jìn)行600 ns、601 ns、602 ns、603 ns的延時(shí)，上述數(shù)據(jù)除以4后的商由粗延時(shí)模塊實(shí)現(xiàn)，余數(shù)分別為0、1、2、3，由精延時(shí)模塊實(shí)現(xiàn)，延時(shí)后的結(jié)果如圖圖8—圖11所示。

圖8 600 ns精延時(shí)Fig.8 Fine Delay of 600 ns

圖9 601 ns精延時(shí)Fig.9 Fine Delay of 601 ns

圖10 602 ns精延時(shí)Fig.10 Fine Delay of 602 ns

圖11 603 ns精延時(shí)Fig.11 Fine Delay of 603 ns

從示波器上可以看到，信號(hào)的延時(shí)是以1 ns為遞進(jìn)的，即延時(shí)精度達(dá)到了1 ns。

在此需要特別說(shuō)明的是，由于精延時(shí)精度為1 ns，示波器在捕獲數(shù)據(jù)時(shí)需要將示波器的標(biāo)度放大到1 ns甚至更高精度進(jìn)行數(shù)據(jù)的捕獲。本實(shí)驗(yàn)首先將示波器標(biāo)度放大后進(jìn)行數(shù)據(jù)捕獲，由于標(biāo)度放大后波形無(wú)法辨別，故在捕獲完數(shù)據(jù)后恢復(fù)標(biāo)度，而捕獲數(shù)據(jù)保持不變。

由以上實(shí)驗(yàn)結(jié)果可知，本文提出的基于FPGA的引信測(cè)試系統(tǒng)回波信號(hào)高精度延時(shí)方法中的粗延時(shí)單元設(shè)計(jì)方案能夠滿(mǎn)足引信回波模擬過(guò)程延時(shí)需求；精延時(shí)單元設(shè)計(jì)方案能夠?qū)⒀訒r(shí)精度由時(shí)鐘周期的4 ns提升到1 ns。

4 結(jié)論

本文基于FPGA平臺(tái)，提出通過(guò)數(shù)據(jù)存儲(chǔ)和數(shù)據(jù)選擇方式來(lái)實(shí)現(xiàn)引信測(cè)試系統(tǒng)回波信號(hào)高精度延時(shí)，該方法利用自行編寫(xiě)的算法控制粗延時(shí)單元中的數(shù)據(jù)存儲(chǔ)和精延時(shí)單元中的數(shù)據(jù)選擇方式進(jìn)行實(shí)現(xiàn)，使得在滿(mǎn)足延時(shí)要求的基礎(chǔ)上，有效提高了引信測(cè)試系統(tǒng)回波信號(hào)的延時(shí)精度。實(shí)驗(yàn)結(jié)果表明本文提出的粗延時(shí)單元設(shè)計(jì)方案能夠滿(mǎn)足引信測(cè)試系統(tǒng)回波信號(hào)的延時(shí)需求，精延時(shí)單元設(shè)計(jì)方案能夠?qū)⒀訒r(shí)精度從FPGA時(shí)鐘周期的4 ns提升到1 ns，意味著無(wú)線電引信定距測(cè)試精度從0.6 m提升到0.15 m，測(cè)試精度提升到了一個(gè)更高的水平。