（中國電子科技集團(tuán)公司第四十七研究所，沈陽110032）

1 引言

隨著FPGA規(guī)模的增大和芯片尺寸的增加，芯片上時鐘的分布質(zhì)量就變得越來越重要。時鐘相位差和時鐘延遲嚴(yán)重影響系統(tǒng)的性能，尤其在復(fù)雜的大規(guī)模系統(tǒng)中，用傳統(tǒng)的時鐘網(wǎng)絡(luò)控制時鐘相位差和時鐘延遲變得十分困難[1]。FPGA內(nèi)嵌DLL可以解決這個問題，同時用戶還可通過編程來靈活選擇不同個數(shù)的DLL[2]。DLL是FPGA中的一種很有用的資源，尤其在較高頻率下應(yīng)用極廣。利用它可以對時鐘進(jìn)行倍頻、鎖相等操作。

DLL的工作原理如圖1所示：在輸入時鐘和反饋時鐘中插入延遲，直到兩個時鐘上升沿相同，即同步[3]。當(dāng)輸入時鐘和反饋時鐘的邊沿處在一條直線上，DLL鎖存。電路直到DLL鎖存之后才開始初始，所以兩個時鐘無區(qū)別。DLL的輸出時鐘補償了時鐘信號在網(wǎng)絡(luò)的分布延遲，有效消除了源時鐘和負(fù)載之間的延遲[4]。延遲線可以通過電壓控制的延遲或一系列離散延遲成分來建立。

2 可編程DLL電路結(jié)構(gòu)

所設(shè)計的DLL結(jié)構(gòu)如圖2所示。圖中，輸入時鐘CLK_IN經(jīng)可變延遲線0后輸出為CLK_D，CLK_D輸入一個由N級可變延遲線組成的移相器。移相器產(chǎn)生該輸入時鐘的N個相位輸出，分別是CLK_1，CLK_2…CLK_N，它們與CLK_D的相位差分別是 2π/i，i=1，2，…N，也即是這些相位時鐘的邊沿（默認(rèn)指上升沿）與CLK_D上升沿之間的時間差是T/i，i=1，2，…N。最后這N個相位時鐘當(dāng)中的一個由數(shù)據(jù)選擇器輸出，并最終形成CLK_O。CLK_O經(jīng)時鐘網(wǎng)絡(luò)的延遲后形成CLK_FB，這個信號即是送入各邏輯中的時鐘信號，同時將該信號反饋回鑒相器1，與原始輸入時鐘信號CLK_IN作鑒相。

圖1 DLL實現(xiàn)原理圖

圖2 設(shè)計中的DLL結(jié)構(gòu)圖

圖中N個相位時鐘的形成和最終的CLK_FB、CLK_IN的相位對齊，都是由鑒相器的輸出進(jìn)行控制的。鑒相器2將CLK_D與CLK_N作鑒相，當(dāng)兩者相位不一致時，改變下面N級延遲線的數(shù)目，直至兩者邊沿對齊為止。因為改變這N級延遲的數(shù)目接近一致，所以使得每一級延遲線產(chǎn)生的延遲近似相等，并最終形成N個相位。

CLK_FB與CLK_IN邊沿的對齊過程與此相同，只要兩者的相位不一致，即改變可變延遲線0單元的延遲，進(jìn)而使最終得到的CLK_FB與CLK_IN的邊沿對齊。此時CLK_FB與CLK_IN之間的延時差為輸入時鐘周期的整數(shù)倍，即DLL鎖定。

在實際上，因為制造工藝的影響和環(huán)境的波動，可變延遲線中的單個延遲單元延遲的時間長短以及時鐘網(wǎng)絡(luò)的延遲會存在差異，所以DLL鎖定時所需延遲單元的數(shù)目有所不同，這使得所設(shè)計的延遲單元的數(shù)目應(yīng)留有一定的裕度，保證它在存在種種偏差的影響時，DLL仍能鎖定。

另一個需要在設(shè)計中考慮的問題是一級可變延遲線中延遲單元數(shù)目的大小。因為DLL具有很寬的使用頻率范圍，當(dāng)其在中高頻使用時，DLL可能會很快鎖定，并且每一級延遲線中所有延遲單元的數(shù)目會很少；但在較低頻率使用時，DLL的鎖定時間會很長，并且需要很大數(shù)目的延遲單元。這就產(chǎn)生了一個矛盾，為了低頻使用需用很大數(shù)目的延遲線，但這些延遲線中的很多單元在中高頻使用時又被閑置，浪費了大量的面積。

對此可采取一些經(jīng)驗策略來進(jìn)行調(diào)整：延遲線中延遲單元的數(shù)目不宜太多，只要能滿足大多數(shù)的中高頻使用即可；當(dāng)在低頻范圍內(nèi)使用時，可以選擇上述方式，令N個相位中的一個加上前面的可變延遲線0單元的延遲輸出，最終形成CLK_FB。這實質(zhì)上是借用了后部移相器中的可變延遲線產(chǎn)生的延遲。

ASIC內(nèi)嵌的DLL電路所具有的功能通常會滿足ASIC的各種具體需求，如消除時鐘延遲或?qū)崿F(xiàn)固定的分頻及倍頻功能。而FPGA是一種用戶可編程器件，不同的用戶有不同的使用。因此FPGA內(nèi)嵌的DLL不僅僅只滿足某個用戶具體的需求，其功能也要能夠按照不同的用戶需求而變化[5]。設(shè)計FPGA內(nèi)嵌DLL單元具有靈活的可編程特性，具有DLL的所有應(yīng)用模式。圖2中的“可編程控制接口”和“編程控制邏輯”就是為了方便用戶對DLL進(jìn)行編程所設(shè)。通過編程，F(xiàn)PGA內(nèi)嵌DLL能夠靈活地實現(xiàn)如下功能：

(1)一倍頻時鐘輸出，可輸出 0°、90°、180°、270°四個相移時鐘；

(2)N分頻輸出，這里N可以是1.5、2、2.5、3、4、5、8、16；

(3)兩倍頻時鐘輸出；

(4)多個DLL級聯(lián)實現(xiàn)更多的分頻和倍頻；

(5)內(nèi)嵌DLL既可消除片內(nèi)時鐘延遲，也可以作為多個器件的板級時鐘鏡像來用。

3 DLL各功能單元設(shè)計

3.1 可變延遲線

采用一個離散的數(shù)字延遲線[6]，利于工藝集成，可通過編程來選擇不同精度的延遲單元?？勺冄舆t線電路圖如圖3所示。

圖3 可變延遲線電路圖

可變延遲線由延遲單元組成，多個延遲單元的輸出由SEL信號控制選擇。單元的輸出接一個微調(diào)電路，一個輸入經(jīng)微調(diào)單元中的不同路徑到達(dá)輸出端的延時略有差異，其偏差應(yīng)當(dāng)小于前面一個延遲單元所產(chǎn)生的延時，最后同樣用一個多路選擇器選擇這些路徑中的一條輸出。

延遲單元可由最基礎(chǔ)的兩個基本反相器構(gòu)成，也可以用差分輸入的反相器構(gòu)成，后者可以抑制噪聲，但需用更大的面積和更復(fù)雜的設(shè)計。圖4是設(shè)計所采用的延遲單元電路。

圖4 可變延遲單元電路圖

3.2 鑒相器與移相器

鑒相器是鎖相環(huán)的基本部件之一，是使輸出電壓與兩個輸入信號之間的相位差保持確定關(guān)系的電路，也用于調(diào)頻和調(diào)相信號的解調(diào)。DLL中的鑒相器又稱為相位比較器，它的作用是檢測輸入信號自檢的相位差，并將檢測出的相位差信號轉(zhuǎn)換成uD（t）電壓信號輸出，該信號經(jīng)低通濾波器濾波后形成壓控振蕩器的控制電壓uC（t），對振蕩器輸出信號的頻率實施控制。

鑒相器用來判斷輸入信號CLK_IN與參考信號CLK_REF之間的相位關(guān)系。CLK_REF上升沿與相鄰的下一個CLK_IN上升沿之間的時間差小于半個時鐘周期或者CLK_IN上升沿與下一個相鄰的CLK_REF的上升沿之間相差超過半個時鐘周期則稱CLK_IN相位滯后于CLK_REF，反之則稱CLK_IN相位超前于CLK_REF。

移相器中的可變延遲線電路及形成各個相位的工作過程如前文所述。本設(shè)計中N=4，即產(chǎn)生4個相位，分別是CK0,CK90,CK180,CK270。

3.3 可編程控制器

DLL中的可編程控制器的輸入來自于可編程控制接口，其輸出控制其它所有模塊[7]?？刂七^程如圖5所示：在芯片上電復(fù)位后，進(jìn)入復(fù)位狀態(tài)，下一步是利用移相器形成4個相位的信號，隨后單元可變延遲線0的數(shù)目N0開始變化，其值進(jìn)入一個事先所設(shè)定的一個范圍之內(nèi)，這個范圍稱之為鎖定窗(Locked window)，值在[Wmin，Wmax]之間。設(shè)置這樣一個范圍的原因如前文所述是為了防止工藝和環(huán)境的不穩(wěn)定對DLL造成影響[8]。

圖5 DLL控制過程

N0只要是鎖定窗范圍內(nèi)的任意數(shù)值，且同時滿足CLK_IN與CLK_FB對齊，則DLL進(jìn)入鎖定狀態(tài)。如果N0遍歷該范圍內(nèi)的所有值仍不能使DLL鎖定，則可以利用數(shù)據(jù)選擇器選擇下一個相位狀態(tài)(默認(rèn)的起始相位是CK0)CK90作為輸出。同樣，檢查鎖定窗范圍內(nèi)的N0是否能讓DLL鎖定。如果還不符合，則依次選CK180，CK270輸出，直至最終DLL鎖定為止。只要DLL達(dá)成鎖定，就會維持在該狀態(tài)，除非手動復(fù)位或是輸入信號的周期抖動大于一定的值，方可令DLL復(fù)位，重新進(jìn)行鎖定。

3.4 輸出占空比調(diào)整

有些情況下輸入信號CLK_IN的占空比不是50%，但在很多應(yīng)用中又要求使用50%占空的時鐘信號。另外一些情況下還會用到輸入信號的倍頻信號。這時就需要引入占空比調(diào)整電路來滿足要求。

占空比調(diào)整電路由圖6所示，用戶可根據(jù)自己的設(shè)計需求，來決定是否對時鐘進(jìn)行占空比的調(diào)整。當(dāng)不需做占空比調(diào)整時CK_A與CK_B互反；當(dāng)要進(jìn)行占空比調(diào)整時，CK_A與CK_B相位差180°。當(dāng)CLK_A由低變高時，其與本身信號經(jīng)一段延遲后的反相值求與非，會產(chǎn)生一個很短寬度(寬度大小約為延遲單元的延遲)的低脈沖，傳向后一級的RS鎖存器，使鎖存器的輸出發(fā)生翻轉(zhuǎn)。

圖6 占空比調(diào)整電路

在其余的時刻，輸入鎖存器的值為高，鎖存器的值維持不變。當(dāng)CLK_B的相位與CLK_A位差180°時，下面的一個支路會在上一支路產(chǎn)生低脈沖之后半個周期內(nèi)同樣產(chǎn)生一個低脈沖的信號，從而使鎖存器狀態(tài)翻轉(zhuǎn)。這樣，鎖存器會在t=0和t=T/2處發(fā)生翻轉(zhuǎn)，從而實現(xiàn)了占空比的調(diào)整。

3.5 輸出信號倍頻

倍頻信號的電路如圖7所示，其電路結(jié)構(gòu)與圖6類似，只是最后一級的鎖存器由兩個三輸入的與非門構(gòu)成。按照之前分析，輸出信號CLK_2X會在t=0，T/4，T/2，3T/4 處發(fā)生翻轉(zhuǎn)，也即是在一個周期內(nèi)發(fā)生了4次翻轉(zhuǎn)，而原始輸入信號只在一個周期內(nèi)發(fā)生2次翻轉(zhuǎn)，這樣得到了一個2倍頻信號。通過可編程控制，理論上只要輸入2N個不同相位的信號，即可得到N倍頻的輸出。

圖7 倍頻電路

4 仿真結(jié)果

DLL仿真結(jié)果如圖8所示，仿真所采用的是0.22μm的庫。仿真中，輸入的CLK_IN為200MHz。

如圖9所示是DLL的版圖及在整個FPGA芯片中的位置，設(shè)計的FPGA共嵌入了4個DLL。DLL的版圖面積是 350μm×275μm。

圖8 仿真結(jié)果

圖9 版圖照片

5 結(jié)束語

設(shè)計的全數(shù)字延遲鎖定環(huán)，可快速方便地同步片內(nèi)片外時鐘信號，得到多個不同相位的信號輸出以及倍頻信號，同時還能對輸出信號的占空比作出調(diào)整。同樣，DLL也可以用于將芯片內(nèi)部的某個信號同步傳送到芯片另外一部分的輸入端上，或是用作時鐘鏡像，通過將DLL的輸出信號傳出到片外，再輸入回芯片，這樣DLL就可用來消除多個器件間的板級時鐘的邊沿差異。通過此法消除片上時鐘的時延，設(shè)計人員可以大大簡化具有高扇出和高性能時鐘的系統(tǒng)級設(shè)計，提高工作效率。所設(shè)計的一款多功能可編程通用DLL，涵蓋了DLL的所有應(yīng)用模式，適于嵌入FPGA芯片中，通過對其編程，可滿足FPGA在不同場合下不同用戶對DLL的功能需求。