（中國(guó)電子科技集團(tuán)公司第四十七研究所，沈陽(yáng)110032）

1 引言

基于Flash架構(gòu)的FPGA具有掉電非易失性的特點(diǎn)，一旦被編程，配置數(shù)據(jù)就成為FPGA結(jié)構(gòu)的一個(gè)固有部分，系統(tǒng)上電時(shí)不需要通過(guò)外部的配置芯片加載數(shù)據(jù)。因此它在電子產(chǎn)品、工業(yè)控制、信息通信，特別是在航空航天領(lǐng)域具有很大的優(yōu)勢(shì)和應(yīng)用價(jià)值，對(duì)于它的編程操作體系結(jié)構(gòu)的研究和設(shè)計(jì)也尤為重要。故此主要針對(duì)Actel公司的一款基于Flash架構(gòu)的FPGA產(chǎn)品的體系結(jié)構(gòu)進(jìn)行細(xì)致分析，在現(xiàn)有工藝的基礎(chǔ)上，剖析其編程原理和操作過(guò)程，對(duì)其內(nèi)部的編程電路系統(tǒng)結(jié)構(gòu)和電路功能模塊進(jìn)行設(shè)計(jì)，最終通過(guò)仿真驗(yàn)證。

2 基于Flash架構(gòu)的FPGA體系結(jié)構(gòu)

2.1 內(nèi)部體系結(jié)構(gòu)特點(diǎn)

典型的基于Flash架構(gòu)的FPGA基本電路框圖結(jié)構(gòu)如圖1所示。如圖可見，其主要組成部分包括：Flash開關(guān)編程單元陣列、基本邏輯模塊TILE、嵌入式雙端口SRAM、I/O、JTAG和邏輯控制電路、可編程互連線資源、讀寫編程通道和字線、位線高壓產(chǎn)生電路等。

圖1 Flash架構(gòu)的FPGA基本電路框圖

其中，F(xiàn)lash開關(guān)編程點(diǎn)單元僅由兩個(gè)晶體管組成，它們的作用是：一個(gè)用于對(duì)此開關(guān)進(jìn)行擦除、編程、校驗(yàn)等操作；另一個(gè)用于開關(guān)的選通[1]。這種開關(guān)單元具有占用硅片面積小、阻抗和容性負(fù)載低、非易失性等特點(diǎn)，其結(jié)構(gòu)如圖2所示。對(duì)Flash架構(gòu)的FPGA進(jìn)行編程就是對(duì)這些開關(guān)進(jìn)行控制、實(shí)現(xiàn)連線的過(guò)程。

圖2 Flash開關(guān)編程點(diǎn)單元

FPGA芯片內(nèi)部的任何邏輯模塊之間都是通過(guò)可編程布線資源連通的。而基于Flash架構(gòu)的FPGA的可編程布線資源主要包含水平布線資源、垂直布線資源和在水平與垂直布線資源之間的Flash開關(guān)編程單元組成。

當(dāng)對(duì)Flash開關(guān)編程單元按照三端器件加入編程電壓后，編程單元中的浮柵型開關(guān)管導(dǎo)通[2]，于是將水平布線資源和垂直布線資源進(jìn)行永久的連接。

Flash的邏輯單元（Logic Tile）系列互連結(jié)構(gòu)是一種通道型的門陣列結(jié)構(gòu)，如圖所示，它的水平布線資源為32根長(zhǎng)線，垂直布線資源有10根長(zhǎng)線，這些長(zhǎng)線被Flash開關(guān)編程單元分成若干小段，可以按需要連接成長(zhǎng)短不等的線，同時(shí)分別與邏輯功能塊的輸入和輸出相連[3]。

在電路中，邏輯單元按照?qǐng)D組成陣列，它組成了最小的一塊Flash邏輯單元陣列，我們將這個(gè)小陣列稱作M陣列。M陣列將Flash開關(guān)編程單元以32行×10列排布，水平方向上每一行的水平布線與Flash浮柵型開關(guān)管連接，垂直方向上每一列的垂直布線與Flash存儲(chǔ)單元連接。

根據(jù)整體電路的結(jié)構(gòu)和存儲(chǔ)單元的排列分布，可以設(shè)計(jì)出編程通路的系統(tǒng)結(jié)構(gòu)，實(shí)現(xiàn)對(duì)所有Flash存儲(chǔ)單元的編程操作。

2.2 編程通路系統(tǒng)結(jié)構(gòu)設(shè)計(jì)

基于Flash架構(gòu)的FPGA編程通路的系統(tǒng)結(jié)構(gòu)由JTAG和邏輯控制電路、可編程布線資源和尋址編程電路組成。尋址編程電路主要包括橫向字線高壓通路和縱向位線高壓通路，其中橫向字線高壓通路包括字線高壓產(chǎn)生電路模塊PUMP2，64位、32位串行轉(zhuǎn)并行移位寄存器鏈模塊，64位、32位并行LEVELSHIFT模塊，字線高壓MUX電路模塊；縱向位線高壓通路包括位線高壓產(chǎn)生電路模塊PUMP1模塊，55位串行轉(zhuǎn)并行移位寄存器鏈模塊，位線高壓MUX電路模塊。編程通路的系統(tǒng)圖如圖3所示。

FLASH_FPGA器件在進(jìn)行編程操作時(shí)，將按照編程通路的系統(tǒng)圖，對(duì)整個(gè)芯片中的單元進(jìn)行1bit位逐次編程操作。經(jīng)過(guò)尋址編程電路的譯碼操作后，它將被選中的行列交叉的Flash編程點(diǎn)單元的WL字線電平置為低壓信號(hào)VDD_H3=0V，而位線BL電平置為高壓信號(hào)VPPH=14.5V，從而完成編程操作。

3 編程通路電路模塊設(shè)計(jì)

根據(jù)組成編程通路中的每一個(gè)模塊的功能特點(diǎn)，具體分析和設(shè)計(jì)模塊的電路結(jié)構(gòu)，并且對(duì)部分模塊的功能進(jìn)分析描述。具體模塊電路設(shè)計(jì)詳述如下。

3.1 JTAG和控制邏輯電路

JTAG是一種國(guó)際標(biāo)準(zhǔn)測(cè)試協(xié)議[4]，具體指的是邊界掃描測(cè)試結(jié)構(gòu)，主要用于集成電路的系統(tǒng)測(cè)試。如今，JTAG已經(jīng)嵌入在一些FPGA、DSP、ASIC芯片中，作為一種高優(yōu)先級(jí)的配置方案而被設(shè)計(jì)者們廣泛應(yīng)用。

在本設(shè)計(jì)的編程通路系統(tǒng)中，JTAG作為電路測(cè)試和編程下載的控制部分而被選用。如圖4所示即為所采用的JTAG電路結(jié)構(gòu)框圖結(jié)構(gòu)，可見其主要由四部分組成：TAP端口、TAP控制器、指令寄存器和數(shù)據(jù)寄存器（包括邊界掃描寄存器、旁路寄存器等）。它一般有四個(gè)端口，分別為：TMS狀態(tài)選擇信號(hào)，TCK時(shí)鐘信號(hào)，TDI串行數(shù)據(jù)輸入信號(hào)，TDO串行輸出信號(hào)。有的JTAG電路還包括TRST復(fù)位信號(hào)。

圖3 編程通路的系統(tǒng)圖

圖4 JTAG電路結(jié)構(gòu)框圖

3.2 尋址編程電路

基于Flash結(jié)構(gòu)的FPGA可以分為三種工作模式，包括：正常邏輯工作模式、編程模式、校驗(yàn)?zāi)Ｊ健Ｔ诰幊棠Ｊ降臈l件下，全局時(shí)鐘TCK和串行數(shù)據(jù)TDI配置為輸入，在TCK時(shí)鐘脈沖下，從TDI端口輸入串行碼，完成編程操作流程[1]。

尋址編程電路模塊如圖5所示，由三部分組成：串行移位寄存器鏈、并行鎖存器、電平轉(zhuǎn)換電路（LEVELSHIFT）。在編程和校驗(yàn)過(guò)程中，該模塊被用來(lái)將TDI輸入的一幀數(shù)據(jù)串行輸入并行輸出給內(nèi)部電路，如果需要采用高壓輸出，則需要經(jīng)過(guò)電平轉(zhuǎn)換電路（LEVELSHIFT）后輸出。

圖5 串行轉(zhuǎn)并行移位寄存器模塊

在進(jìn)行編程操作時(shí)，通過(guò)TDI端口將一幀數(shù)據(jù)串行輸入移位寄存器鏈之中，然后再并行發(fā)送到內(nèi)部MUX電路、驅(qū)動(dòng)電路的輸入。在整個(gè)FLSAH_FPGA的整體架構(gòu)中，尋址編程電路模塊包括橫向和縱向兩部分，總共包含一條64位移位寄存器鏈、一條32位移位寄存器鏈、一條12位移位寄存器鏈、兩條55位移位寄存器鏈，分別用來(lái)選中一行和一列的Flash編程點(diǎn)單元，最后選中行和列的交叉點(diǎn)單元。尋址編程電路模塊以一條32位移位寄存器鏈結(jié)構(gòu)為例，如圖3所示，它屬于串行轉(zhuǎn)并行移位寄存器鏈結(jié)構(gòu)，還包括32位并行鎖存器和32位電平轉(zhuǎn)換電路[5]。

本設(shè)計(jì)中的整體架構(gòu)根據(jù)位流配置文件，通過(guò)橫向和縱向?qū)ぶ肪幊屉娐纺K的操作。首先64位移位寄存器鏈用來(lái)將整體內(nèi)核的Flsah單元陣列劃分為64個(gè)橫向大塊，通過(guò)寄存器鏈中存儲(chǔ)的數(shù)據(jù)“1”，來(lái)選中其中的一個(gè)塊；然后，12位或32位移位寄存器鏈用來(lái)將這一個(gè)塊劃分為12或32行Flsah編程點(diǎn)單元，并且通過(guò)寄存器鏈中存儲(chǔ)的數(shù)據(jù)“1”依次選中其中的一行；接著，其中一條55位移位寄存器鏈用來(lái)將整體內(nèi)核的Flsah單元陣列劃分為55個(gè)縱向大塊，通過(guò)寄存器鏈中存儲(chǔ)的數(shù)據(jù)“1”，來(lái)選中其中的一個(gè)大塊[6]；最后，由邏輯控制電路CTRL_8K中的內(nèi)部復(fù)用寄存器鏈產(chǎn)生的控制信號(hào)ADD0～ADD9選擇幾列Flsah編程點(diǎn)單元，完成了Flsah編程點(diǎn)單元最終的水平通路和垂直通路的尋址操作。

3.3 位線編程高壓通路模塊

如圖6所示，為位線編程高壓電路。它的作用是用來(lái)給存儲(chǔ)單元位線BL和源端信號(hào)SL提供傳輸電平信號(hào)，主要由位線高壓通路、數(shù)據(jù)編程鎖存電路、讀校驗(yàn)通路三部分組成。該模塊的輸入控制信號(hào)主要來(lái)自于控制邏輯CTRL_8K的輸出。其中，VPPH為編程高壓產(chǎn)生電路提供的14.5V的高壓信號(hào)，ADD為列開關(guān)選通信號(hào)。

圖6 位線MUX電路框圖

此外，這部分電路具有塊選開關(guān)和列選開關(guān)的功能，通過(guò)連接55位移位寄存器鏈的輸出，將整個(gè)Flash編程點(diǎn)單元陣列劃分為縱向55個(gè)大塊；再通過(guò)ADD列開關(guān)選通，將整體劃分為55×10列單元。

3.4 字線編程高壓通路模塊

本設(shè)計(jì)中的Flash編程點(diǎn)單元在進(jìn)行擦除操作時(shí)，將對(duì)整個(gè)芯片中的單元進(jìn)行全片擦除操作。通過(guò)一個(gè)全片操作控制信號(hào)CTR，將所有Flash存儲(chǔ)單元的WL字線電平強(qiáng)置為高壓信號(hào)VDD_H1=14.5V，而位線BL和源端SL置為0，在此條件下完成全片擦除操作，使得所有編程點(diǎn)開關(guān)處于關(guān)斷狀態(tài)。

橫向?qū)ぶ肪幊屉娐纺K包括64位、32位移位寄存器鏈的串并轉(zhuǎn)換和高壓電平轉(zhuǎn)換電路，在編程操時(shí)，此模塊通過(guò)這兩部分轉(zhuǎn)換電路的作用，來(lái)分別完成一行的編程點(diǎn)單元選擇和驅(qū)動(dòng)字線的操作。

全片編程點(diǎn)單元陣列在橫向?qū)ぶ肪幊屉娐返膲K選擇和行選擇的操作下，被劃分為64塊、每塊32行單元的陣列，其中每一行陣列都需要一條字線WL高壓通路來(lái)驅(qū)動(dòng)，其邏輯框圖如圖7所示。

圖7 編程字線通路邏輯框圖

3.5 編程高壓產(chǎn)生電路模塊

由于Flash編程點(diǎn)單元在擦除和編程操作時(shí)，字線和位線都需要選擇13V以上的高壓操作，因此需要編程高壓產(chǎn)生電路來(lái)產(chǎn)生穩(wěn)定的編程高壓來(lái)最終完成編程點(diǎn)單元的編程。

編程高壓產(chǎn)生電路單元模塊由比例運(yùn)算電路、偏置電路、譯碼電路、穩(wěn)壓電路組成，同時(shí)在輸入結(jié)構(gòu)上采用了NMOS管并聯(lián)結(jié)構(gòu)作為電阻陣列，通過(guò)以選通的方式控制并聯(lián)NMOS管個(gè)數(shù)的多少，來(lái)選擇不同的阻值；再通過(guò)電流串聯(lián)負(fù)反饋結(jié)構(gòu)產(chǎn)生一個(gè)恒定電流，根據(jù)并聯(lián)NMOS管的個(gè)數(shù)，為下一級(jí)比例電路提供不同的電流大小。利用放大器電路的同向比例運(yùn)算網(wǎng)絡(luò)實(shí)現(xiàn)不同電壓的相加轉(zhuǎn)換，進(jìn)而得到編程時(shí)所需要的高電壓[7]。它作為有著強(qiáng)驅(qū)動(dòng)能力的輸出電平，為下一級(jí)選擇電路提供可選擇的電平值。為了重復(fù)利用高壓產(chǎn)生電路模塊，字線、位線編程高壓產(chǎn)生電路采用了相同的電路結(jié)構(gòu)，其電路功能框圖如圖8所示。

圖8 編程高壓產(chǎn)生電路

對(duì)編程高壓產(chǎn)生電路進(jìn)行仿真驗(yàn)證，采用輸入譯碼A0～A23的階梯變化而使得基于NMOS電阻的變阻器模塊阻值變化，得到輸出電壓在階梯式變化下的仿真波形。仿真結(jié)果如圖9所示。在輸入譯碼值為1111 1111 1111 1111時(shí)，輸出最高編程電壓值可以達(dá)到VDD_H1=14.5V，低壓值為VDD_H2=1.75V，VDD_H3=0V。

圖9 編程電壓仿真波形圖

4 系統(tǒng)編程控制仿真

以JTAG和邏輯控制模塊將編程通路系統(tǒng)中的各個(gè)模塊連接起來(lái)，通過(guò)一定的指令碼來(lái)控制系統(tǒng)的編程時(shí)序和邏輯功能，從而實(shí)現(xiàn)對(duì)存儲(chǔ)單元的編程操作[8]。

編程操作時(shí)，根據(jù)編程操作的系統(tǒng)圖，對(duì)整體邏輯控制信號(hào)進(jìn)行NC-Verilog仿真，如圖10所示，相應(yīng)仿真結(jié)果已由圓圈和方框圈出。將位流數(shù)據(jù)作為仿真輸入信號(hào)，尋址編程操作時(shí)，狀態(tài)機(jī)輸出信號(hào)TAP_Q[0:3]的值為“2”的時(shí)刻內(nèi)，8位指令寄存器的數(shù)值為“83”時(shí)刻，作為橫向塊選擇的64位串行轉(zhuǎn)并行移位寄存器鏈開始工作，此時(shí)信號(hào)X217_AR38跳變?yōu)榈碗娖?；?dāng)指令寄存器的數(shù)值為“82”時(shí)刻，作為橫向行選擇的32位串行轉(zhuǎn)并行移位寄存器鏈開始工作，此時(shí)信號(hào)X217_AR44跳變?yōu)榈碗娖?；?dāng)指令寄存器的數(shù)值為“85”時(shí)刻，作為縱向塊選擇的55位串行轉(zhuǎn)并行移位寄存器鏈開始工作，此時(shí)信號(hào)X217_AU41跳變?yōu)榈碗娖?最后，當(dāng)指令寄存器的數(shù)值為“84”時(shí)刻，選擇開啟列選擇開關(guān)。從仿真波形可以看出，在799600ns～811600ns的時(shí)間內(nèi)，各個(gè)移位寄存器鏈順次工作，完成了一次編程操作流程。而整個(gè)系統(tǒng)的編程操作是一次編程操作的循環(huán)反復(fù)執(zhí)行，直到將陣列中的所有編程點(diǎn)單元尋址完畢為止。

圖10 NC-Verilog仿真結(jié)果

5 結(jié)束語(yǔ)

基于Flash架構(gòu)的FPGA極具應(yīng)用價(jià)值，全面掌握其編程原理有利于該項(xiàng)技術(shù)的潛在力量的最大發(fā)揮。本設(shè)計(jì)中僅以某一款具體產(chǎn)品為例展開深入討論與設(shè)計(jì)，并輔以仿真研究，所獲得的數(shù)據(jù)與結(jié)論具有一定的代表意義，可在一定程度上擴(kuò)展到對(duì)同類產(chǎn)品的剖析與構(gòu)建，對(duì)采用Flash技術(shù)實(shí)現(xiàn)編程的其他產(chǎn)品也具有指導(dǎo)性與啟示性。