趙金鵬

（中國電子科技集團公司第四十一研究所，山東青島，266555）

0 引言

隨著自動測試技術的發(fā)展，對時鐘信號的要求越來越高，主要體現(xiàn)在：第一，要求時鐘頻率范圍寬，低頻段頻率相比以往更低，而高頻段頻率相比以往更高；第二，要求時鐘的分辨率高，能以很小的頻率分辨率實現(xiàn)對時鐘頻率的靈活設置；第三，對時鐘的信號質量要求高，包括相位噪聲、頻率穩(wěn)定度等。針對這些新的需求，中國電科41所研制了PXI/PXIe總線定時與同步時鐘模塊系列，并在研制的過程中，設計了一種頻率覆蓋1Hz～1GHz、頻率分辨率達到μHz級的時鐘產(chǎn)生電路。

1 時鐘產(chǎn)生電路的總體方案

時鐘產(chǎn)生電路總體方案如圖1所示。將1Hz～1GHz整個頻段劃分為4個頻段：1Hz～4.6875MH、4.6875MHz～150MHz、150MHz～300MHz 和 300MHz～1GHz，根據(jù)每一頻段的特點，分別采用不同的方法產(chǎn)生時鐘信號，最后利用多路復用器進行合路輸出。

其中，150MHz～300MHz 是最為關鍵的頻段，這一頻段的信號利用DDS（直接數(shù)字頻率合成器）直接產(chǎn)生，其余各頻段的信號都是在這一頻段信號的基礎上產(chǎn)生。DDS采用頻率為800MHz的高質量信號作為參考時鐘，其輸出會經(jīng)過帶通濾波器進行濾波，以消除DDS產(chǎn)生的無關雜散信號的影響。

圖1 時鐘產(chǎn)生電路總體方案示意圖

在上述基礎上，將一路150MHz～300MHz的信號通過分頻器進行2/4/8/16/32次分頻，得到4.6875MHz～150MHz的信號；其中一路4.6875MHz～9.375MHz的信號利用FPGA進行分頻，得到1Hz～4.6875MHz的信號；將一路DDS產(chǎn)生的150MHz～300MHz的信號作為參考信號，組成鎖相環(huán)，利用壓控振蕩器（VCO）產(chǎn)生300MHz～1GHz的信號。四路信號根據(jù)需要，通過多路復用器進行選擇，實現(xiàn)1Hz～1GHz的定時同步時鐘信號。

2 DDS參考時鐘電路設計

如上所述，150MHz～300MHz這一頻段是全頻段信號產(chǎn)生的基礎，這一頻段信號的質量決定著全頻段信號的質量，而DDS參考時鐘的信號質量又決定著本頻段信號的質量。所以，DDS參考信號的產(chǎn)生便是需要著重解決的第一個問題。

圖2 參考時鐘產(chǎn)生原理示意圖

DDS參考時鐘頻率選擇為800MHz，利用鎖相環(huán)產(chǎn)生。該鎖相利用具有超低相噪和高頻率穩(wěn)定度的10MHz恒溫晶振輸出或外部10MHz信號作為頻率參考，為最終時鐘信號的高質量奠定了基礎。頻率合成器選擇ADI公司的ADF4002，帶寬為400MHz，使用簡單方便，只需要對初始化、功能、R分頻、N分頻四個24位的寄存器寫數(shù)，便可實現(xiàn)相應的控制，具體操作過程在此不做過多贅述。壓控振蕩器（VCO）選擇Synergy公司的HFSO800-5L，這是一款具有超低相位噪聲的800MHz點頻VCO，其在10kHz頻偏處的相位噪聲達到了-142dBc/Hz。

3 DDS電路設計

DDS（直接數(shù)字頻率合成器）選用ADI公司的AD9912，其內部時鐘頻率高達1GSPs，集成了14位的DAC，最高能夠輸出400MHz的信號，它具有48位的頻率控制字，頻率分辨率達到了μHz，完全可以滿足本文時鐘頻率產(chǎn)生電路的需要。

圖3所示是DDS部分的電路，800MHz的參考信號以差分形式提供給AD9912。DDS的輸出經(jīng)過巴倫、帶通濾波器后提供給其他各路或經(jīng)多路復用器輸出。AD9912 可通過串行 I/O 端口設置其內部控制寄存器的內容，其串行控制指令字如表1所示。

表1 AD9912串行控制指令字

本文所述時鐘產(chǎn)生電路只利用AD9912產(chǎn)生150MHz～300MHz的信號，不涉及更為復雜的調制功能，對寄存器的操作相對較為簡單，只需以下三步即可：

圖4 DDS輸出端帶通濾波器

第一步，通過對0x0010寄存群器的寫數(shù)，對AD9912的輸出、系統(tǒng)時鐘倍頻鎖相環(huán)等進行使能、掉電的管理，本文所述時鐘產(chǎn)生電路寫入0x10即可。

第二步，通過對0x01A6～0x01AB寄存器的寫數(shù)，寫入48位的頻率控制字FTW0，

其中，F(xiàn)是期望DDS輸出的信號頻率，fs是DDS參考時鐘的頻率，在本文所述電路中，fs= 800MHz 。

第三步，對0x0005寄存器寫入0x01，實現(xiàn)update功能，使前面兩步操作生效。

為了濾除雜散，DDS的DAC OUT輸出端是必須要加低通或帶通濾波器的，本文為了更好的濾除雜散，選擇使用帶通濾波器，在ADS仿真的基礎上設計了如圖4所示的帶通濾波器。

4 高頻段鎖相環(huán)設計

對于高頻段即300MHz～1GHz部分，采用了鎖相環(huán)來實現(xiàn)，如圖5所示。該鎖相環(huán)用DDS輸出的150MHz～300MHz信號作為參考信號，頻率合成芯片選用ADI公司的ADF4106，具有6.0GHz的帶寬，使用方法與ADF4002類似，VCO（壓控振蕩器）選用Synergy公司的DCMO110250-8，頻率范圍覆蓋1.1GHz～2.5GHz。

鎖相環(huán)產(chǎn)生的信號經(jīng)過分頻器后輸出。通過控制分頻器的分頻比，將鎖相環(huán)產(chǎn)生的1.2GHz～2.4GHz信號進行4分頻便得到了300MHz～600MHz的信號，將鎖相環(huán)產(chǎn)生1.2GHz～2.0GHz信號進行2分頻便得了600MHz～1GHz的信號。

5 測試結果

本文用分頻段分別處理的方法，實現(xiàn)了1Hz～1GHz時鐘信號的產(chǎn)生。在150MHz～300MHz這一中心頻段，時鐘信號的頻率分辨率達到了2.84217uHz。50MHz的時鐘信號相位噪聲（10kHz頻偏）達到了-131dBc/Hz，1GHz的時鐘信號相位噪聲（10kHz頻偏）達到了-107dBc/Hz，大大優(yōu)于-125dBc/Hz和-95dBc/Hz的設計要求。

圖6 時鐘產(chǎn)生電路輸出信號相位噪聲測試(10kHz頻偏)