張曉雄，梁 芳，朱紅琛，楊章平

（中國電子科技集團(tuán)公司第三十研究所，四川 成都 610064）

0 引 言

現(xiàn)代電子產(chǎn)品的性能不斷提高，重量和尺寸朝著“輕、薄、短、小”方向發(fā)展，使得印制板的發(fā)展趨于高密度和高性能。同時，受集成電路工作頻率提高、工作電壓降低、電流增大的影響，對板級電源分配網(wǎng)絡(luò)（PDN）的電源完整性要求不斷提高，PDN阻抗必須大幅度降低。本文主要對埋容材料等因素對板級PDN阻抗的影響進(jìn)行分析，并利用Cadence Sigrity軟件進(jìn)行仿真驗(yàn)證。

1 PDN相關(guān)概念

系統(tǒng)PDN按位置和速度可以劃分成四個部分——系統(tǒng)外配電網(wǎng)絡(luò)、PCB電源分配網(wǎng)絡(luò)、封裝電源分配網(wǎng)絡(luò)以及芯片內(nèi)半導(dǎo)體電源分配網(wǎng)絡(luò)[1]。PCB的PDN如圖1所示，包含穩(wěn)壓模塊（VRM）、各種去耦電容器、電感/磁珠等串聯(lián)器件和電源/地平面等。

圖1 板級電源分配網(wǎng)絡(luò)

PDN的各組成部分都存在感性或容性，且不是理想元件。因此，PDN的阻抗并不是恒定的值，而是與頻率相關(guān)的阻抗。由于PDN阻抗的存在，當(dāng)芯片的電流發(fā)生波動時，芯片焊盤上的電壓也會產(chǎn)生波動。這個電壓波動一方面影響平面為數(shù)字信號提供穩(wěn)定的電壓參考，另一方面會使提供的電源電壓抖動，影響器件的工作性能。當(dāng)平面電壓波動超出器件的容忍范圍時，會造成系統(tǒng)不能正常工作[2]。這就要求PDN阻抗必須低于某一最大容許值，即目標(biāo)阻抗[3]：

式中，Ztarget表示目標(biāo)阻抗，即PDN容許的最大阻抗（單位為Ω），Vdd表示特定軌道的供電電壓（單位為V），ripple表示可容許的紋波（通常為5%或3%），Itransient表示最壞情況下的瞬變電流（單位為A）。理論上，Itransient與芯片的工作狀態(tài)有關(guān)，且隨頻率變化。這個瞬變電流的頻譜可以覆蓋到幾倍于時鐘的頻率，實(shí)際中很難獲取。所以，在工程應(yīng)用中，通常根據(jù)經(jīng)驗(yàn)法則粗略估計(jì)，使用芯片最大工作電流的一半進(jìn)行計(jì)算。

2 板級PDN阻抗的優(yōu)化

2.1 優(yōu)化思路

在進(jìn)行板級PDN阻抗優(yōu)化時，需要根據(jù)芯片的工作頻率確定優(yōu)化的范圍，并選擇適合的器件與優(yōu)化方案。圖2顯示了在控制目標(biāo)阻抗時板級PDN各部件起作用的頻段范圍[4]。

在板級PDN中，電源模塊、電解電容、電感/磁珠主要影響低頻端的阻抗。通常情況下，電源模塊對其外圍的電解電容、電感/磁珠的選擇有相應(yīng)要求，且低頻端的阻抗易于控制，因此不是PDN優(yōu)化的重點(diǎn)。陶瓷電容和電源/地平面主要影響高頻端的PDN阻抗，是板級PDN設(shè)計(jì)與優(yōu)化的重點(diǎn)。

圖2 板級PDN各部件起作用的頻段范圍

2.2 分立電容的影響

理想的電容器不存在寄生參數(shù)，但實(shí)際中的電容器由于封裝、材料等方面的影響，含有等效串聯(lián)電阻ESR、等效串聯(lián)電感ESL、絕緣電阻Rp、介質(zhì)吸收電容Cda和介質(zhì)吸收電阻Rda等。電容的等效模型如圖3所示[5]。

圖3 電容的等效模型

從簡化的電容模型可以看出，真實(shí)的電容相當(dāng)于一個LC串聯(lián)諧振電路，在諧振頻率之前呈現(xiàn)出容性，在諧振頻率之后呈現(xiàn)出感性。不同容值的電容并聯(lián)后，在各自的自諧振頻率點(diǎn)之間會出現(xiàn)反諧振點(diǎn)。電容的阻抗曲線如圖4所示[6]。

圖4 電容的阻抗曲線

電容的自諧振頻率（Self Resonant Frequency，SRF）fSRF的計(jì)算公式為[7]：

其中fSRF表示自諧振頻率，ESL為寄生電感，C為電容容值，Lmnt為安裝電感。受寄生電感和安裝電感的影響，電容的諧振頻率通常只能達(dá)到幾十兆赫茲。為了降低高頻端的PDN阻抗，一般只能通過添加足夠數(shù)量和種類的電容來實(shí)現(xiàn)。

安裝電感示意圖如圖5所示，包括了Labove-IC、Labove-CAP和Lbelow。安裝電感各部分電感值的大小與電流回路面積（圖5中的陰影區(qū)域）相關(guān)，而回路面積由相應(yīng)的d和h決定。因此，減小d和h是減小安裝電感的關(guān)鍵。其中，d由PCB的布局和布線決定的，而h由PCB的芯板和半固化片厚度決定。因此，設(shè)計(jì)時需要將電容靠近IC放置，并選擇合適的疊層來減小安裝電感。

圖5 安裝電感示意

2.3 電源/地平面的影響

印制板中的電源/地平面可以看做一個平面電容。平面電容的計(jì)算公式為：

其中C為電容量，單位pF；ε0為空氣的介電常數(shù)（8.854）；εr為介質(zhì)的相對介電常數(shù)；S為電源/地平面導(dǎo)體的面積，單位m2；h為導(dǎo)體間的距離（介質(zhì)厚度），單位m。由于普通FR4材料芯板的εr約4～4.5，h最小約0.05 mm，因此其平面電容密度小，在80 pF/cm2以下。在平面面積受限的情況下，形成的電容容量很小，自諧振頻率很高，因而對降低板級PDN阻抗的貢獻(xiàn)會比較有限。

2.4 埋容材料的影響

埋容材料的構(gòu)造類似于印制板基材中的芯板，其兩面是1/2盎司或1盎司的銅箔，中間為介質(zhì)層。介質(zhì)的主要成分是改性環(huán)氧，通過添加不同的填料實(shí)現(xiàn)不同的電容密度。埋容材料與普通FR4芯板的區(qū)別在于：介質(zhì)的介電常數(shù)很高（可以達(dá)到20以上），且介質(zhì)厚度很?。梢赃_(dá)到10 μm以下）。

使用埋容材料替代普通FR4芯板，可以利用介質(zhì)厚度很薄的特點(diǎn)，使安裝電感中的Lbelow大幅度降低，進(jìn)而提升分立電容的自諧振頻率。同時，利用高介電常數(shù)的特點(diǎn)，提高電源/地平面的電容量，使其自諧振頻率向低頻端移動，從而減小分立電容與電源/地平面之間的反諧振點(diǎn)影響，在較寬的頻率范圍內(nèi)降低PDN阻抗。

3 PDN阻抗的仿真與優(yōu)化

3.1 PDN信息與目標(biāo)阻抗

用于仿真的項(xiàng)目采用了2片F(xiàn)PGA與1片DSP搭建系統(tǒng)框架，PCB設(shè)計(jì)如圖6所示。其中，F(xiàn)PGA（位號D5、D14）型號是SM2V6000BG575，核心電壓為1.5 V，允許的電壓波動是5%，實(shí)際最大工作電流為4 A，最高工作頻率為360 MHz；DSP（位號D6）型號是FT-C6713，核心電壓為1.26 V，允許的電壓波動是0.06 V，最大工作電流為1.2 A，最高工作頻率為300 MHz。根據(jù)式（1），計(jì)算1.5 V和1.26 V的目標(biāo)阻抗分別為0.0375 Ω和0.1 Ω。

圖6 PCB設(shè)計(jì)

原設(shè)計(jì)的1.5 V電源使用了4種共51個電容。其中，電解電容有2種共5個；1.26 V電源使用了4種共22個電容，其中電解電容2種共3個。PCB設(shè)計(jì)為8層板，1.26 V和1.5 V位于L5層，L4層為地層。因此，L4與L5層的芯板可使用埋容材料進(jìn)行替換。

3.2 埋容材料與去耦電容

埋容材料選擇3M公司的C-ply系列。為了對比不同電容密度的材料對PDN阻抗的影響，共選取了C0614、C1012、C2006、C4003四種型號進(jìn)行仿真，主要參數(shù)與0.1 mm的FR4芯板對比如表1所示。

表1 FR4與C-ply系列埋容材料主要參數(shù)

在去耦電容優(yōu)化中，陶瓷電容的容值范圍主要采用Decade Methods方法選擇。從10 nF到10 μF按 1、3.3、10進(jìn)行步進(jìn)，并選擇 0402、0603和0805三種封裝尺寸，同時對原設(shè)計(jì)中使用的陶瓷電容進(jìn)行保留。由于所選電源模塊對輸出端的電解電容做了要求，因此也一并進(jìn)行保留。仿真中所有電容均使用KEMET公司對應(yīng)產(chǎn)品的SPICE模型。

3.3 仿真與對比分析

使用Cadence Sigrity的OptimizePI仿真工具，對使用FR4材料和埋容材料情況下的電源網(wǎng)絡(luò)分別進(jìn)行PDN阻抗仿真，并優(yōu)化去耦電容。以1.5 V網(wǎng)絡(luò)在D5處的PDN阻抗為例，使用FR4和C2006材料的優(yōu)化結(jié)果，分別如圖7、圖8所示?？梢钥闯?，使用0.1 mm的FR4材料，去耦電容優(yōu)化并未帶來明顯效果；單純使用C2006材料替換內(nèi)層芯板后，滿足目標(biāo)阻抗的頻率范圍反而減小，但對電容進(jìn)行優(yōu)化后，頻率范圍得到明顯提升。

圖7 使用0.1 mm FR4材料的仿真優(yōu)化結(jié)果

圖8 使用C2006材料的仿真優(yōu)化結(jié)果

使用不同材料時，電容優(yōu)化后，1.5 V電源在D5處的PDN阻抗對比如圖9所示。埋容材料的使用，降低了電容的安裝電感，使電容的諧振頻率有所升高。同時，電源/地平面的電容大幅度提高，諧振頻率降低，減小了電容與電源/地平面的反諧振影響，大幅提高了滿足目標(biāo)阻抗的頻率范圍。

使用不同材料時，優(yōu)化電容數(shù)量后的對比如表2所示。以C2006材料為例，電容數(shù)量從原有的73個減少至18個，減少了76%?？梢钥闯?，埋容材料的使用，在提高PDN阻抗特性的情況下，大幅降低了對分立電容的依賴。

4 結(jié) 語

埋容材料的使用增大了電源/地平面對的電容量，減小了分立電容的安裝電感，并減小了分立電容與電源/地平面的反諧振。經(jīng)過Cadence Sigrity軟件仿真，證明埋容材料在降低PDN阻抗與減少去耦電容方面作用顯著，非常適用于高密板及對電源質(zhì)量要求較高的場合。Edition.LI Yu-shan translated.Beijing:Electronic Industry Press,2015:349.

圖9 使不同材料時D5處1.5 V的PDN阻抗對比

表2 使用不同材料的仿真結(jié)果