譚 萍，高 博，龔 敏，趙 新，錢 正，王堋鈺

（四川大學(xué)物理科學(xué)與技術(shù)學(xué)院微電子系，微電子技術(shù)四川省重點(diǎn)實(shí)驗(yàn)室，成都 610064）

1 引言

隨著科技的發(fā)展，市場上可穿戴的便攜式醫(yī)療電子設(shè)備越來越多，但由于該類產(chǎn)品多采用電池供電，故電池供電量的限制對產(chǎn)品設(shè)計(jì)具有重要影響。為了保證設(shè)備有足夠的工作時(shí)間，設(shè)備的功耗就要盡可能地低。由于便攜式醫(yī)療設(shè)備多用于檢測生物醫(yī)學(xué)信號，而生物醫(yī)學(xué)信號屬于模擬信號，所以需將其轉(zhuǎn)換成數(shù)字信號進(jìn)行處理。模數(shù)轉(zhuǎn)換器(Analog-to-Digital Converter,ADC)作為模數(shù)轉(zhuǎn)換的主要技術(shù)之一[1]，有以下幾種分類：在高速信號處理、視頻信號處理以及高速數(shù)字通訊技術(shù)中常采用分級型和流水線型；在中等速度以及中等精度的數(shù)據(jù)采集和智能設(shè)備中多采用逐次逼近型、積分型；在低速和中等精度的多媒體、數(shù)字音響以及大多數(shù)電子測量領(lǐng)域則采用∑-Δ型ADC。

本論文設(shè)計(jì)了一個(gè)適用于中低速生物醫(yī)學(xué)信號系統(tǒng)檢測的ADC，其要求有很好的無雜散動態(tài)范圍以抑制雜散信號。由于逐次逼近型模數(shù)轉(zhuǎn)換器(Successive Approximation ADC,SAR ADC)在功耗和精度上有很好的折中，能夠適用于上述信號的檢測，因此本論文選取SAR ADC作為模數(shù)轉(zhuǎn)換的技術(shù)。目前生物醫(yī)學(xué)信號的檢測有多種實(shí)現(xiàn)方式，如文獻(xiàn)[2]采用了一個(gè)3階量化器和一個(gè)數(shù)據(jù)轉(zhuǎn)換器(DRC)共同實(shí)現(xiàn)，而文獻(xiàn)[3]則只采用了一個(gè)12位SAR ADC來實(shí)現(xiàn)模數(shù)轉(zhuǎn)換。本設(shè)計(jì)的SAR ADC主要由數(shù)模轉(zhuǎn)換器(DAC)、比較器以及SAR邏輯控制構(gòu)成，所以要降低SAR ADC的功耗也要從以上三部件著手：本款SAR ADC中數(shù)模轉(zhuǎn)換部分采用VCM-Based電容開關(guān)時(shí)序來降低功耗；比較器部分通過在低精度模式和高精度模式間切換的方法來減少功耗，同時(shí)合理設(shè)計(jì)脈寬，降低工作時(shí)間，進(jìn)一步降低功耗；SAR邏輯的時(shí)鐘信號則由比較器輸出控制來減少不必要的功耗浪費(fèi)。

2 ADC結(jié)構(gòu)框架

本設(shè)計(jì)是一個(gè)12位高精度低功耗SAR ADC，主要由DAC、比較器、SAR邏輯三部分組成，其結(jié)構(gòu)如圖1所示。數(shù)模轉(zhuǎn)換部分由4+7位的分段式電容陣列構(gòu)成，使用下極板采樣模式[4]克服上極板采樣溝道電荷注入的影響，DAC電容陣列采用VCM-Based電容開關(guān)時(shí)序，避免電容來回切換導(dǎo)致的功耗浪費(fèi)；比較器部分通過在低精度模式和高精度模式間切換的方法來減少功耗，同時(shí)合理設(shè)計(jì)脈寬方法降低工作時(shí)間以進(jìn)一步降低功耗；SAR邏輯部分采用同步時(shí)序控制，其時(shí)鐘信號由比較結(jié)果產(chǎn)生，解決了在清零和采樣階段的能量消耗問題。

圖1 SAR ADC系統(tǒng)框架圖

3 電路設(shè)計(jì)

鑒于目前穿戴設(shè)備供電有限的實(shí)際情況，本論文著重于低功耗設(shè)計(jì)，所以在DAC電容陣列、比較器和SAR邏輯部分均采用當(dāng)下主流的低功耗設(shè)計(jì)方案，得到了一個(gè)適用于便攜式可穿戴設(shè)備的SAR ADC芯片，實(shí)現(xiàn)無雜散動態(tài)范圍和功耗兩方面的設(shè)計(jì)目標(biāo)。

3.1 橋式DAC電容陣列

雖然使用N位VCM-Based全差分結(jié)構(gòu)可以降低系統(tǒng)功耗，但在一個(gè)典型12位VCM-Based全差分結(jié)構(gòu)的SAR ADC中，DAC的總電容值是單位電容值的212倍，這將導(dǎo)致以下三方面的問題：其一是芯片面積增大，增加了ADC前級驅(qū)動電路的設(shè)計(jì)難度；其二是在工藝上難以實(shí)現(xiàn)最高位電容和單位電容的匹配，進(jìn)而導(dǎo)致系統(tǒng)精度下降；其三是大的電容值以及其切換時(shí)的動態(tài)功耗會增加系統(tǒng)功耗。因此，為了降低DAC電容陣列整體的功耗，必須減小DAC電容陣列的電容值。本設(shè)計(jì)采用VCM-Based電容開關(guān)時(shí)序與下極板采樣技術(shù)相結(jié)合的分段電容陣列作為DAC模塊，其中高位段采用4位電容陣列，低位段采用7位電容陣列。這種結(jié)構(gòu)的優(yōu)勢在于既降低了DAC電容值又實(shí)現(xiàn)了電容匹配的目標(biāo)?；谝陨显O(shè)計(jì)考慮，確定如圖2所示的DAC電容陣列結(jié)構(gòu)。

圖2 DAC電容陣列結(jié)構(gòu)圖

其中C為單位電容，CS大小等于C，所以：

每位電容對應(yīng)的權(quán)重值：

其中CLSB_tot、CMSB_tot分別為低位段和高位段的總電容，CLSB_eq、CMSB_eq分別為從耦合電容CS上下極板到低位段和高位段的等效電容，CLi、CMi分別為低位段和高位段每位的權(quán)重電容值。從式(1)、(2)可以看出，采用分段式電容陣列結(jié)構(gòu)的總電容遠(yuǎn)遠(yuǎn)小于傳統(tǒng)DAC電容陣列的總電容。

首先在清零階段，DAC電容陣列的上下極板接地，此時(shí)儲存的總電荷量為零。

其次在采樣階段，所有電容的下極板接VIN，上極板短接，則DAC電容儲存的總電荷為：

然后在保持階段，所有電容下極板接VCM，上極板懸空，總電荷為：

由電荷守恒可得：

最后，如果第一次比較結(jié)果為“1”，則將P端DAC最高位電容從VCM切換到地，N端DAC最高位電容從VCM切換到VREF。重復(fù)以上過程，直到最后一位比較結(jié)果完成為止。另外，由于對最高位的判斷不需要切換任何電容，因此該DAC的電容可以比傳統(tǒng)DAC減少一位。此分段式電容結(jié)構(gòu)會存在一個(gè)略小于1的系數(shù)，由于該系數(shù)穩(wěn)定，因此不會帶來非線性誤差，但會稍微增加后級比較器的精度要求。

3.2 低功耗電路設(shè)計(jì)

由于本設(shè)計(jì)的VREF為1.8 V，分辨率為12 bits，所以：

比較器是ADC里的重要模塊，具有高分辨率、高線性度[5]、低噪聲以及低失調(diào)電壓等特點(diǎn)。要設(shè)計(jì)出滿足ADC性能要求的比較器，其分辨率至少要在1/2 LSB以內(nèi)，即精度要達(dá)到0.22 mV，這就需要由一個(gè)預(yù)放大電路和一個(gè)動態(tài)比較電路共同實(shí)現(xiàn)。而傳統(tǒng)的預(yù)放大電路不利于降低功耗，所以本設(shè)計(jì)僅采用動態(tài)比較器[6]來滿足精度與功耗的要求。

圖3 比較器電路圖

如圖3中比較器的電路結(jié)構(gòu)所示，其中比較器第一級結(jié)構(gòu)M2、M3構(gòu)成差分信號Vinp和Vinn的輸入管作為信號放大級，VP和VN為輸出節(jié)點(diǎn)；帶正反饋的可再生鎖存器作為比較器的第二級，保證比較器的輸出范圍能夠達(dá)到軌到軌。當(dāng)CLK為高電平時(shí)，比較器開始比較，VP和VN從零開始上升直到負(fù)載電容充滿為止，當(dāng)VP和VN穩(wěn)定到一定電壓值不再變化后M6、M7管關(guān)斷，信號放大級將不再消耗能量。由于VP和VN的上升速度不同，使得第二級的輸出能夠快速地提升到軌，比較結(jié)果被鎖存，停止能量消耗。當(dāng)CLK為低電平時(shí)，比較器復(fù)位，在此過程中也不產(chǎn)生能量的消耗。由于本設(shè)計(jì)采用的動態(tài)比較器只在工作時(shí)消耗能量，所以為了在滿足設(shè)計(jì)要求的前提下盡量縮短工作時(shí)間，本論文設(shè)計(jì)了一個(gè)窄脈沖時(shí)鐘信號電路來產(chǎn)生該比較器的控制信號。

當(dāng)比較器產(chǎn)生比較結(jié)果Voutp和Voutn時(shí)，Vclk會產(chǎn)生一個(gè)高脈沖作為SAR邏輯的時(shí)鐘信號，同時(shí)比較結(jié)果Vout[7]將鎖存至SAR邏輯中。

圖4 比較器瞬態(tài)仿真結(jié)果

根據(jù)圖4比較器瞬態(tài)仿真結(jié)果可以看出，輸入信號的差值為0.2 mV時(shí)比較器能很好地分辨，達(dá)到最低分辨率為1/2 LSB的要求。

傳統(tǒng)比較器的時(shí)鐘是一個(gè)占空比為50%的脈沖信號，而本設(shè)計(jì)由于工作頻率要求在10 kHz，比較器比較時(shí)間約為3 ns，因而通過分析合理的脈寬縮短動態(tài)比較器的工作時(shí)間，從而降低功耗，從仿真結(jié)果可以看出，其功耗與改進(jìn)前相比降低了16%。

在本設(shè)計(jì)中，比較器的噪聲和精度主要由第一級的噪聲和精度決定，而第一級的噪聲主要與其負(fù)載電容的成正比，因此比較器的噪聲與精度可以通過改變負(fù)載電容的大小[8]來控制。信號CK通過開關(guān)管控制Ca是否接入第一級輸出：當(dāng)CK為高電平時(shí)，開關(guān)管M4、M5開啟，負(fù)載電容由寄生電容與Ca構(gòu)成，此時(shí)比較器工作在高精度模式，相應(yīng)的功耗也將增加；當(dāng)CK為低電平時(shí)，開關(guān)管關(guān)斷，寄生電容作為負(fù)載電容，比較器工作在低精度模式下。

表1是比較器在SAR ADC系統(tǒng)中工作在不同模式下的功耗對比結(jié)果，從中可知比較器在雙模式下的功耗比在高精度模式下的功耗降低了14.7%。

表1 SAR ADC系統(tǒng)中比較器不同工作模式功耗對比結(jié)果

3.3 低功耗SAR邏輯

由于本文所設(shè)計(jì)的SAR ADC適用于轉(zhuǎn)換速率較低的生物醫(yī)學(xué)信號檢測系統(tǒng)，因此為了簡化電路結(jié)構(gòu)，采用傳統(tǒng)的SAR邏輯作為控制部分，其比較器時(shí)鐘的控制信號K和CK、清零信號PRG以及采樣信號SAMP均由主時(shí)鐘分頻后產(chǎn)生。

本文設(shè)計(jì)的SAR邏輯電路由一個(gè)移位寄存器和一個(gè)數(shù)據(jù)寄存器[10]構(gòu)成，用于產(chǎn)生ADC系統(tǒng)中需要的控制信號和儲存每次的比較結(jié)果Vout，其結(jié)構(gòu)如圖5所示。

圖5 SAR邏輯電路圖

當(dāng)比較器產(chǎn)生比較Vclk信號時(shí)，Qi變?yōu)楦唠娖?，比較器的輸出結(jié)果Vout則由Di儲存，其中i從11到0。由于SAR邏輯的時(shí)鐘信號是由比較結(jié)果產(chǎn)生的窄脈沖信號，所以在清零和采樣時(shí)不產(chǎn)生能量消耗。

3.4 柵自舉開關(guān)

如圖6所示，本設(shè)計(jì)采用柵壓自舉(Bootstrap)開關(guān)作為采樣開關(guān)，目的是抑制采樣過程中產(chǎn)生的非線性失真以及減小MOS導(dǎo)通電阻隨輸入信號變化而產(chǎn)生非理想效應(yīng)的影響[9]。其中M1、M2管和C1、C2及反相器構(gòu)成自舉電路，在時(shí)鐘信號的影響下將控制M3的柵壓從電源電壓提高到2倍電源電壓，所以在采樣信號SAMP為低電平時(shí)，電容C3電壓差為電源電壓。當(dāng)時(shí)鐘信號為低電平時(shí)，電容C3上下節(jié)點(diǎn)與電源或地?cái)嚅_，此時(shí)晶體管M6、M9、M10導(dǎo)通，電容C3上的電壓差傳遞到晶體管M10的G-S兩端。這個(gè)電壓差值在采樣開關(guān)導(dǎo)通的過程中保持不變，將減少M(fèi)OS管襯偏效應(yīng)引起的導(dǎo)通電阻非線性。為了防止M6管的源襯pn結(jié)正偏，將M6的襯底和源端短接。作柵自舉開關(guān)電路的輸出頻譜圖，得到有效位數(shù)為14.5 bits，符合設(shè)計(jì)要求。

圖6 柵自舉開關(guān)電路

4 版圖及系統(tǒng)性能仿真結(jié)果

本SAR ADC的電路采用CSMC 0.18 μm CMOS工藝，設(shè)計(jì)性能指標(biāo)為：電源電壓1.8 V，分辨率12 bits，采樣率10 kS/s，差分輸入范圍0～1.71 V，共模電壓0.9 V。在測試ADC動態(tài)性能時(shí)，需要對周期性信號進(jìn)行FFT分析，要求采樣時(shí)間必須是采樣周期的整數(shù)倍，同時(shí)ADC輸入信號的頻率必須滿足Nyquist Frequency定理。綜合仿真精度和仿真時(shí)間的考慮，在測試時(shí)選取256個(gè)采樣點(diǎn)，采樣頻率fs=10 kHz，計(jì)算出在相干采樣下的奈奎斯特頻率（Nyquist Frequency）fin=4.7265625 kHz，輸入差分信號的擺幅為0.95 VREF。表2為SAR ADC系統(tǒng)中各個(gè)模塊的功耗，可以看出SAR邏輯部分的功耗占整個(gè)系統(tǒng)功耗的46.9%。

芯片總面積 472 μm×199 μm，版圖布局如圖 7所示：左右兩邊為DAC電容陣列，上半部分為比較器，下半部分為SAR邏輯，中間為電容開關(guān)陣列。

表2 SAR ADC系統(tǒng)中各個(gè)模塊的功耗

圖7 SAR ADC版圖

無雜散動態(tài)范圍(SFDR)是指在一定頻帶內(nèi)，載波頻率(最大信號成分)的RMS幅度與次最大噪聲成分或諧波失真成分的RMS值之比，反映在該頻帶內(nèi)雜散信號對輸出信號的最大干擾，其定義為：

無雜散動態(tài)范圍越大，說明其轉(zhuǎn)換的線性度越好。

品質(zhì)因數(shù)(FOM)一般用于表征不同模數(shù)轉(zhuǎn)換器的功耗效率，其定義為：

上式中，fs是采樣率，ENOB是有效帶寬對應(yīng)的有效位數(shù)，ERBW是有效輸入帶寬。

圖8 SAR ADC輸出信號頻譜圖(fin為奈奎斯特頻率)

圖8為SARADC輸出信號頻譜圖，通過Matlab計(jì)算結(jié)果可知ADC的動態(tài)性能參數(shù)為：SFDR=83.97 dB，SNDR=71.92 dB，ENOB=11.65 bit。根據(jù)公式(12)計(jì)算出品質(zhì)因數(shù)(FOM)為28.6 fJ/Conv。仿真結(jié)果表明ADC的動態(tài)性能滿足設(shè)計(jì)要求。從圖9可以看出，在本設(shè)計(jì)適用范圍0.5～4.7 kHz區(qū)間內(nèi)，SFDR都保持在一個(gè)較高的范圍，其有效位數(shù)也能夠達(dá)到設(shè)計(jì)目標(biāo)。圖10表明芯片在輸入為4.72 656 25 kHz時(shí)的5個(gè)工藝角下仿真結(jié)果基本穩(wěn)定，能滿足12位ADC精度的要求。

圖9 fin在0.5～4.7 kHz范圍內(nèi)的ADC性能參數(shù)對比

圖10 SAR ADC工藝腳分析結(jié)果

表3是本工作與近幾年相關(guān)文獻(xiàn)的對比，可以看到本設(shè)計(jì)在有效位數(shù)、面積以及SFDR等方面均有較好的結(jié)果，在功耗上也有較好的折中，能夠滿足當(dāng)下實(shí)踐應(yīng)用的普遍需求。本設(shè)計(jì)與文獻(xiàn)[6]的電源電壓相同，但有效位數(shù)和SFDR比文獻(xiàn)[6]更高。與文獻(xiàn)[8]和[11]相比，在電源電壓略高的情況下，本設(shè)計(jì)的FOM稍顯優(yōu)勢。

表3 SAR ADC性能參數(shù)對比

5 結(jié)束語

本文提出一款適用于生物醫(yī)學(xué)信號檢測芯片的SAR ADC。由于穿戴設(shè)備的能量限制對ADC的功耗提出了更高要求，所以本論文在設(shè)計(jì)的12位高精度低功耗SAR ADC中對電容陣列、比較器以及SAR邏輯的功耗進(jìn)行了優(yōu)化，同時(shí)實(shí)現(xiàn)較高的無雜散動態(tài)范圍。本設(shè)計(jì)基于CSMC 0.18 μm CMOS工藝，在1.8 V電源電壓和10 kSps的采樣頻率下，得到ADC的性能參數(shù)為：無雜散動態(tài)范圍(SFDR)83.97 dB，信噪失真比(SNDR)71.92 dB，有效位數(shù) (ENOB)11.65 bit，總功耗868 nW，品質(zhì)因數(shù) (FOM)28.6 fJ/Conv，芯片面積472 μm×199 μm。