王 華

（上海華嶺集成電路技術(shù)股份有限公司，上海 201203）

1 引言

FPGA的可編程性給FPGA本身完整和全面的測(cè)試帶來(lái)諸多挑戰(zhàn)，F(xiàn)PGA測(cè)試必須考慮各種故障模型以充分檢測(cè)這些器件以及器件缺陷的容錯(cuò)能力，邏輯資源必須在不同的運(yùn)作模式下進(jìn)行測(cè)試，而這又導(dǎo)致需要對(duì)FPGA中被測(cè)邏輯資源進(jìn)行多重重新配置。

自動(dòng)測(cè)試設(shè)備（ATE）具有高集成度、高效率等優(yōu)點(diǎn)，被廣泛用于集成電路測(cè)試驗(yàn)證分析和大規(guī)模產(chǎn)業(yè)化測(cè)試，在對(duì)FPGA器件的測(cè)試技術(shù)開(kāi)發(fā)中，由于自動(dòng)測(cè)試系統(tǒng)本身向量存儲(chǔ)深度的限制，F(xiàn)PGA對(duì)不同資源和故障覆蓋的檢測(cè)需要重復(fù)配置，相應(yīng)的配置位流長(zhǎng)，配置文件多，自動(dòng)測(cè)試系統(tǒng)很難一次將所有配置文件加載進(jìn)測(cè)試系統(tǒng)內(nèi)存中，從而不得不多次加載，導(dǎo)致測(cè)試時(shí)間成倍增加。芯片的測(cè)試成本是由整個(gè)芯片的測(cè)試時(shí)間決定的，因此如何一次性盡可能多地加載配置向量，更快完成測(cè)試過(guò)程中對(duì)FPGA的配置成了FPGA測(cè)試中必須解決的問(wèn)題。

2 FPGA測(cè)試流程

通常情況下，F(xiàn)PGA測(cè)試過(guò)程中除少數(shù)直流參數(shù)（如上電電流、電源靜態(tài)電流）不需配置FPGA外，其余依照功能/參數(shù)測(cè)試項(xiàng)的要求，通過(guò)下載位流將被測(cè)FPGA配置為對(duì)應(yīng)的狀態(tài)，然后再進(jìn)行測(cè)試。功能測(cè)試時(shí)需要對(duì)被測(cè)FPGA施加激勵(lì)并檢查其輸出是否符合預(yù)期。部分參數(shù)測(cè)試需要在施加激勵(lì)且輸出符合預(yù)期的情形下進(jìn)行參數(shù)的測(cè)試。對(duì)于上述兩類情況，都要開(kāi)發(fā)對(duì)應(yīng)的功能測(cè)試向量集，可以分類為配置向量和激勵(lì)向量。

圖1 FPGA基于ATE測(cè)試開(kāi)發(fā)方案

FPGA測(cè)試位流開(kāi)發(fā)流程是通過(guò)EDA軟件使用硬件編程語(yǔ)言對(duì)設(shè)計(jì)進(jìn)行編程，通過(guò)轉(zhuǎn)換工具生成測(cè)試用bit位流文件。進(jìn)入測(cè)試階段將設(shè)計(jì)生成的位流文件轉(zhuǎn)換為自動(dòng)測(cè)試系統(tǒng)的矢量文件，自動(dòng)測(cè)試系統(tǒng)將矢量文件加載進(jìn)測(cè)試系統(tǒng)大容量矢量存儲(chǔ)（LVM）中，在測(cè)試過(guò)程中將矢量文件下載到FPGA中，實(shí)現(xiàn)相應(yīng)的電路功能，從而完成測(cè)試驗(yàn)證，測(cè)試流程如圖1所示。這其中占用測(cè)試系統(tǒng)80%以上的LVM存儲(chǔ)資源是對(duì)FPGA進(jìn)行配置的矢量部分。

現(xiàn)有技術(shù)中，實(shí)現(xiàn)FPGA的配置方法有很多，根據(jù)器件的類型和應(yīng)用場(chǎng)景，各FPGA廠家均提供了多種配置方法來(lái)實(shí)現(xiàn)對(duì)FPGA的配置，以XILINX公司Virtex-4系列為例，主要有以下幾種：JTAG方式、主串方式、從串方式、并行方式。JTAG、主串、從串這3種配置方法都是采用串行的數(shù)據(jù)傳輸方式將配置數(shù)據(jù)加載到FPGA芯片中，由于數(shù)據(jù)位寬限制，配置時(shí)間較長(zhǎng)，并行方式可選擇8位或32位的數(shù)據(jù)位寬，配置速度較快。由于配置數(shù)據(jù)寬度的不同，所生成的位流大小也不一樣。以Slave Select MAP32進(jìn)行配置，一次通過(guò)32個(gè)信號(hào)作為配置數(shù)據(jù)位流的輸入，每個(gè)信號(hào)的長(zhǎng)度最大到709 464位，位流的長(zhǎng)度反映到ATE測(cè)試系統(tǒng)上就是矢量深度，每個(gè)信號(hào)以周期形式進(jìn)行劃分，存儲(chǔ)到LVM內(nèi)存中。

經(jīng)過(guò)周期化處理后的文件為測(cè)試系統(tǒng)可以識(shí)別和存儲(chǔ)的格式，目前自動(dòng)測(cè)試系統(tǒng)存儲(chǔ)測(cè)試矢量的方式是為每個(gè)信號(hào)分配獨(dú)立的存儲(chǔ)空間，一個(gè)周期存儲(chǔ)1 bit數(shù)據(jù)，1024 bits為1 k存儲(chǔ)深度，即1024個(gè)周期的測(cè)試矢量。

圖2 XILINXV4系列配置數(shù)據(jù)大小

自動(dòng)測(cè)試系統(tǒng)用于存儲(chǔ)測(cè)試矢量的大小通常受到限制，為了解決FPGA向量存儲(chǔ)深度的問(wèn)題，一方面自動(dòng)測(cè)試系統(tǒng)供應(yīng)商增加測(cè)試系統(tǒng)的存儲(chǔ)深度，提高存儲(chǔ)深度相應(yīng)增加設(shè)備的成本，另一方面從測(cè)試方法上尋求解決的辦法。目前針對(duì)FPGA測(cè)試配置矢量下載的一種方式是在測(cè)試DUT板上擴(kuò)展外部適配器，該方法是將FPGA測(cè)試所需要的配置文件儲(chǔ)存在一個(gè)存儲(chǔ)器陣列，測(cè)試系統(tǒng)在測(cè)試時(shí)通過(guò)選擇配置文件對(duì)待測(cè)FPGA芯片進(jìn)行測(cè)試前的配置，該方法解決了FPGA配置向量大、測(cè)試系統(tǒng)無(wú)法一次加載的問(wèn)題，但由于要在測(cè)試過(guò)程中實(shí)時(shí)測(cè)試系統(tǒng)與配置模塊交互，降低了測(cè)試效率；另一種方法需要在測(cè)試前期就考慮開(kāi)發(fā)專門的硬件，增加了開(kāi)發(fā)的周期和額外的開(kāi)銷。

3 基于ATE的測(cè)試矢量擴(kuò)展解決方案

為克服由于測(cè)試系統(tǒng)LVM存儲(chǔ)深度限制導(dǎo)致FPGA測(cè)試過(guò)程中重復(fù)加載測(cè)試矢量的情況，本文研究了FPGA測(cè)試矢量存儲(chǔ)擴(kuò)展方案，對(duì)FPGA這類配置向量深度有特殊要求的器件通過(guò)硬件設(shè)計(jì)和軟件方法擴(kuò)展FPGA配置管腳占用的矢量存儲(chǔ)深度，在不增加外部硬件的基礎(chǔ)上，減少測(cè)試過(guò)程中重復(fù)加載測(cè)試向量的次數(shù)，將占用測(cè)試向量深度較小的資源分享給配置管腳使用，提高資源的利用率從而提高測(cè)試效率。

3.1 基于測(cè)試系統(tǒng)硬件資源擴(kuò)展方案

基于測(cè)試系統(tǒng)硬件資源共享分配方案是在愛(ài)德萬(wàn)V93000測(cè)試系統(tǒng)本身硬件支持的基礎(chǔ)上，通過(guò)硬件上每8個(gè)通道為1組可以相互間共享測(cè)試向量深度，其分享原理是將非配置管腳空余的存儲(chǔ)資源分享給配置管腳使用。為了充分最大化利用存儲(chǔ)資源共享功能，基于芯片測(cè)試要求和測(cè)試系統(tǒng)的硬件設(shè)計(jì)規(guī)則，由于FPGA器件涉及到差分測(cè)試的需求，而測(cè)試系統(tǒng)差分硬件設(shè)計(jì)上要求差分對(duì)必須在同一組信號(hào)中，故為每2個(gè)配置管腳分配到一組共享單元中，如圖4所示為硬件資源分配方案，圖5為本文研究的XC4VSX55_FF1148千萬(wàn)門級(jí)FPGA器件基于該方案的部分Layout圖紙。

圖3 測(cè)試矢量存儲(chǔ)擴(kuò)展方案

圖4 測(cè)試硬件資源分配方案

在測(cè)試過(guò)程中，配置信號(hào)和非配置信號(hào)在軟件方面涉及到多個(gè)方面的特殊設(shè)置，在測(cè)試程序Pin定義文件中將配置管腳和非配置管腳以port的方式獨(dú)立出來(lái)；其次，開(kāi)發(fā)專門的腳步軟件對(duì)測(cè)試矢量按照獨(dú)立的port從原始向量里提取出來(lái)，通過(guò)這種方法可以在軟件上實(shí)現(xiàn)獨(dú)立對(duì)單個(gè)port的向量進(jìn)行運(yùn)行，而不受到不相關(guān)信號(hào)的影響。通過(guò)存儲(chǔ)資源分享的方式，可以實(shí)現(xiàn)為每一個(gè)配置管腳使用到4個(gè)測(cè)試系統(tǒng)通道的存儲(chǔ)資源。

圖5 XC4VSX55測(cè)試板Layout部分圖紙

3.2 基于測(cè)試軟件的矢量壓縮方法

基于測(cè)試軟件的矢量壓縮方法是通過(guò)X模式的矢量壓縮，將多個(gè)器件周期適配到單個(gè)測(cè)試系統(tǒng)周期?！癤”表示乘法，“X4模式”表示每個(gè)測(cè)試系統(tǒng)周期有4個(gè)器件周期，X模式的目的是更快地運(yùn)行測(cè)試并更高效地使用內(nèi)存。如果測(cè)試系統(tǒng)周期以8 ns的間隔發(fā)生，則器件周期將在X4模式下以2 ns的間隔發(fā)生，在X8模式下以1 ns的間隔發(fā)生。一個(gè)器件周期即表示1 bit的位流數(shù)據(jù)，測(cè)試系統(tǒng)矢量存儲(chǔ)器的使用類似地被壓縮，在X8模式中測(cè)試系統(tǒng)的112 MV存儲(chǔ)器適合于896 MV的測(cè)試器件存儲(chǔ)深度測(cè)試需求。

這種乘法效應(yīng)是通過(guò)使用多個(gè)驅(qū)動(dòng)/接收邊緣來(lái)實(shí)現(xiàn)的。例如，如果使用X8模式是使用了8個(gè)驅(qū)動(dòng)邊沿，包含一個(gè)脈沖的器件周期可以在測(cè)試系統(tǒng)周期內(nèi)出現(xiàn)4次?！癤”值越大，每個(gè)測(cè)試系統(tǒng)周期所需的邊越多，圖6顯示了X1、X2、X4和X8模式。

圖6 測(cè)試系統(tǒng)X模式示例

X模式通過(guò)增加驅(qū)動(dòng)和接收觸發(fā)事件沿來(lái)增加測(cè)試系統(tǒng)單個(gè)周期內(nèi)的器件周期數(shù)，這種應(yīng)用會(huì)帶來(lái)更復(fù)雜的矢量數(shù)據(jù)組合和測(cè)試時(shí)序關(guān)系。首先，對(duì)于自動(dòng)測(cè)試系統(tǒng)而言，0/1作為輸入驅(qū)動(dòng)信號(hào)，L/H/X作為輸出判斷信號(hào)，F(xiàn)PGA器件配置矢量使用到的管腳除了CFG_DONE、INIT_FLAG等幾個(gè)信號(hào)作為配置狀態(tài)判斷的信號(hào)是輸出信號(hào)，其他都是作為輸入信號(hào)，沒(méi)有雙向的輸入輸出管腳，這樣在定義波形組合的時(shí)候只需要考慮0/1的組合，而不需要將0/1和L/H/X進(jìn)行組合，大大減少了組合器件周期的數(shù)量，滿足測(cè)試系統(tǒng)Waveform的限制要求。

圖7 X1模式向X4模式轉(zhuǎn)換方式

在測(cè)試時(shí)序方面，原本單一周期只有一個(gè)數(shù)據(jù)，相應(yīng)的為這一個(gè)數(shù)據(jù)定義一個(gè)d1事件時(shí)間，現(xiàn)在X4模式下包括4個(gè)數(shù)據(jù)，這需要4個(gè)事件時(shí)間（d1、d2、d3、d4 或者 r1、r2、r3、r4） 來(lái)定義整個(gè)周期的時(shí)序。FPGA器件在從并配置模式下，器件時(shí)鐘由外部測(cè)試系統(tǒng)提供，由于時(shí)鐘是脈沖信號(hào)，每個(gè)脈沖時(shí)鐘需要2個(gè)時(shí)間驅(qū)動(dòng)來(lái)完成，相應(yīng)的在X4模式下時(shí)鐘需要8個(gè)驅(qū)動(dòng)時(shí)間，為了保證測(cè)試穩(wěn)定性，數(shù)據(jù)輸入建立時(shí)間和保持時(shí)間時(shí)序相對(duì)于時(shí)鐘信號(hào)余量應(yīng)盡量充足，經(jīng)過(guò)X4模式轉(zhuǎn)換生成的測(cè)試向量在測(cè)試系統(tǒng)中顯示如圖8所示。

圖8 X4模式下矢量存儲(chǔ)方式

4 應(yīng)用實(shí)例分析

本文研究的XC4VSX55_FF1148千萬(wàn)門級(jí)FPGA器件采用BGA1148封裝，除去電源和地管腳，其IO管腳共計(jì)660個(gè)，用于配置的管腳主要包括M0/M1/M2、CFG_DONE、GCLK、INIT_FLAG等信號(hào)作為配置控制或者狀態(tài)觀察，選用Slave Select MAP32配置模式，還包括32個(gè)管腳作為配置數(shù)據(jù)輸入，總計(jì)41個(gè)管腳作為配置使用，測(cè)試配置位流文件通過(guò)這41個(gè)配置管腳下載到FPGA內(nèi)部，其他信號(hào)在配置期間處于浮空狀態(tài)，開(kāi)發(fā)平臺(tái)采用愛(ài)德萬(wàn)公司V93000自動(dòng)化測(cè)試系統(tǒng)。

如圖9所示為配置管腳存儲(chǔ)空間使用情況，R17、U13、U15等本身存儲(chǔ)空間為117440512/(1024×1024)=112 MV，在load完測(cè)試pattern后，存儲(chǔ)空間已被全部使用。圖10為非配置管腳的存儲(chǔ)空間使用情況，可以看出，因?yàn)橛糜诜窒斫o配置管腳的存儲(chǔ)空間不一樣，所以使用到的存儲(chǔ)空間也不相同。

圖9 配置管腳存儲(chǔ)空間使用情況

圖10 非配置管腳存儲(chǔ)空間使用情況

圖11 存儲(chǔ)空間具體分配情況示例

圖11列出了其中一組信號(hào)內(nèi)（8個(gè)相鄰?fù)ǖ?0301～10308）的資源分配情況，R17配置管腳本身需求存儲(chǔ)空間大約320 MV左右，在使用完本身存儲(chǔ)空間以后，實(shí)際占用了其他7個(gè)信號(hào)總共210 MV左右的存儲(chǔ)空間。

在存儲(chǔ)擴(kuò)展的基礎(chǔ)上，再采用X模式的方式針對(duì)配置管腳向量進(jìn)行X4模式的轉(zhuǎn)換，則可以將向量存儲(chǔ)深度需求進(jìn)一步壓縮，測(cè)試系統(tǒng)存儲(chǔ)深度License需求也進(jìn)一步減少，一個(gè)程序就可以將所有配置向量加載完成。

表1 FPGA不同方式下存儲(chǔ)資源使用情況

5 總結(jié)

本文旨在針對(duì)大規(guī)?，F(xiàn)場(chǎng)可編程FPGA器件在自動(dòng)測(cè)試系統(tǒng)測(cè)試驗(yàn)證分析過(guò)程中，對(duì)ATE存儲(chǔ)向量深度的特殊需求，在沒(méi)有特定工具和下載方式的情況下使用測(cè)試系統(tǒng)本身的擴(kuò)展模式和功能，通過(guò)硬件設(shè)計(jì)和軟件編程的方法在自動(dòng)測(cè)試系統(tǒng)中對(duì)FPGA測(cè)試提供重復(fù)配置測(cè)試解決方案。整個(gè)測(cè)試過(guò)程可以通過(guò)單個(gè)ATE上載所有測(cè)試用例矢量一次完成，而不會(huì)中斷每次功能測(cè)試之間的測(cè)試過(guò)程，并且在測(cè)試資源使用上達(dá)到成本和效率的最優(yōu)化，該方案在自動(dòng)測(cè)試中提供了巨大的優(yōu)勢(shì)。