付予　朱旭斌　熊園園

（航天標(biāo)準(zhǔn)化與產(chǎn)品保證研究院，北京，100071）

歐洲空間標(biāo)準(zhǔn)化合作組織 （ECSS）為確保空間項(xiàng)目在歐空局、其他國(guó)家空間局和歐洲工業(yè)協(xié)會(huì)等機(jī)構(gòu)的共同合作下順利完成，制定了體系完備的、針對(duì)空間項(xiàng)目特點(diǎn)的一套標(biāo)準(zhǔn)。ECSS標(biāo)準(zhǔn)化活動(dòng)涉及空間項(xiàng)目管理、空間產(chǎn)品保證和空間工程等3個(gè)分支，3條主線清晰，項(xiàng)目管理、產(chǎn)品保證和工程技術(shù)并重[1]。其中，產(chǎn)品保證標(biāo)準(zhǔn)規(guī)定了空間產(chǎn)品保證活動(dòng)的管理和實(shí)施方面的要求，包括產(chǎn)品保證管理 （Q-10），質(zhì)量保證 （Q-20），可信性 （Q-30），安全性 （Q-40），EEE元器件（Q-60），零件、材料和工藝 （Q-70），軟件產(chǎn)品保證 （Q-80）等7個(gè)系列標(biāo)準(zhǔn)。而Q-60系列又包括6類標(biāo)準(zhǔn)：①ASIC（專用集成電路）和FPGA（現(xiàn)場(chǎng)可編程門陣列）集成電路研發(fā) （Q-ST-60-02）；②混合集成電路采購要求（Q-ST-60-05）；③MMIC芯片設(shè)計(jì)、選擇、采購和應(yīng)用 （Q-ST-60-12）；④COTS（商用貨架產(chǎn)品）器件保證（Q-ST-60-13）；⑤超期再用程序 （Q-ST-60-14）；⑥輻射加固保證 （Q-ST-60-15）。以 ASIC和FPGA為代表的集成電路，在空間產(chǎn)品中得到了大量應(yīng)用，相應(yīng)的產(chǎn)品保證標(biāo)準(zhǔn)為歐洲空間產(chǎn)品用ASIC與FPGA產(chǎn)品保證工作提供了重要依據(jù)[2]。

1　ASIC與FPGA研發(fā)主要內(nèi)容

1.1　總體構(gòu)成

ECSS將宇航用ASIC與FPGA研發(fā)作為空間產(chǎn)品保證分支的重要組成部分，包括兩項(xiàng)標(biāo)準(zhǔn)化文件：①Q(mào)-ST-60-02ASIC與FPGA研發(fā)標(biāo)準(zhǔn)；②Q-HB-60-02ASIC與FPGA輻射減緩技術(shù)手冊(cè)。標(biāo)準(zhǔn)作為產(chǎn)品保證工作的指導(dǎo)框架，而手冊(cè)作為標(biāo)準(zhǔn)的補(bǔ)充，從用戶的角度詳細(xì)介紹了具體技術(shù)，兩者相互依賴、相互補(bǔ)充，共同完成ASIC與FPGA研發(fā)的產(chǎn)品保證工作。

1.2　ASIC與FPGA研發(fā)標(biāo)準(zhǔn)架構(gòu)

Q-ST-60-02ASIC與FPGA研發(fā)產(chǎn)品保證標(biāo)準(zhǔn)主要側(cè)重于3大方面：項(xiàng)目管理 （M）、工程實(shí)施 （E）和質(zhì)量保證 （Q）?！绊?xiàng)目管理”的主要側(cè)重點(diǎn)在于計(jì)劃的管理，包括控制計(jì)劃、研發(fā)計(jì)劃、核實(shí)計(jì)劃以及設(shè)計(jì)驗(yàn)證計(jì)劃等，除此之外，對(duì)經(jīng)驗(yàn)總結(jié)報(bào)告也進(jìn)行了要求；“工程實(shí)施”主要通過示例對(duì)一般開發(fā)流程進(jìn)行描述，并對(duì)開發(fā)過程中，各個(gè)流程的要求進(jìn)行明確；“質(zhì)量保證”主要內(nèi)容參照Q-20質(zhì)量保證方法進(jìn)行，在此基礎(chǔ)上增加工作總結(jié)會(huì)議相關(guān)內(nèi)容。

ECSS作為一個(gè)完整標(biāo)準(zhǔn)架構(gòu)，存在大量引用情況。以Q-ST-60-02為例，在項(xiàng)目管理章節(jié)中大量引用項(xiàng)目管理 （M）中的M-ST-10項(xiàng)目計(jì)劃和執(zhí)行的內(nèi)容；在質(zhì)量保證章節(jié)中大量引用Q-ST-20內(nèi)容。而Q-ST-60-02標(biāo)準(zhǔn)本身更加側(cè)重于整個(gè)保證工作架構(gòu)的建立，具體保證工作涉及的技術(shù)通過技術(shù)手冊(cè) （Q-HB-60-02）進(jìn)行描述。

2　ASIC與FPGA輻射減緩技術(shù)手冊(cè)

減緩技術(shù)是指針對(duì)輻射影響采取的減輕輻射影響的措施。ASIC與FPGA輻射減緩技術(shù)手冊(cè)，是用來指導(dǎo)用戶在復(fù)雜環(huán)境下 （輻射）合理設(shè)計(jì)ASIC與FPGA的指導(dǎo)手冊(cè)，是ASIC與FPGA產(chǎn)品保證標(biāo)準(zhǔn)的重要補(bǔ)充，為產(chǎn)品保證工作的開展提供技術(shù)指導(dǎo)。從工藝選擇到布局布線，從電路級(jí)設(shè)計(jì)到系統(tǒng)架構(gòu)及設(shè)計(jì)，包含了數(shù)字電路、模擬電路以及混合信號(hào)電路，覆蓋面十分廣泛。具體來講，可以劃分為3個(gè)模塊：總體概要、減緩技術(shù)和驗(yàn)證方法。

“總體概要”主要介紹了空間產(chǎn)品的輻射環(huán)境情況和可能出現(xiàn)的輻射效應(yīng)，如TID（電離總劑量）、SEU（單粒子翻轉(zhuǎn)）、SET（單粒子鎖定）、SEL（單粒子閂鎖）、MBU（單粒子多位翻轉(zhuǎn)）等失效機(jī)理，并針對(duì)不同輻射效應(yīng)介紹了基本的加固策略，對(duì)輻射的基本概念及抗輻射加固的基本知識(shí)進(jìn)行了簡(jiǎn)單描述。

“減緩技術(shù)”按照設(shè)計(jì)開發(fā)流程的不同階段進(jìn)行介紹，從輻照環(huán)境及其影響、設(shè)備加固策略、技術(shù)選擇及工藝水平、布局、模擬電路設(shè)計(jì)、嵌入式存儲(chǔ)器、抗輻射ASIC庫、數(shù)字電路設(shè)計(jì)、SoC（片上系統(tǒng)）設(shè)計(jì)、FPGA設(shè)計(jì)、軟件實(shí)現(xiàn)容錯(cuò)技術(shù)、系統(tǒng)架構(gòu)設(shè)計(jì)和驗(yàn)證方法等方面介紹相關(guān)內(nèi)容及可采取的減緩技術(shù)。每項(xiàng)減緩技術(shù)均從4個(gè)方面進(jìn)行介紹：概念、可獲得數(shù)據(jù)（包括仿真數(shù)據(jù)、輻射試驗(yàn)數(shù)據(jù)、飛行過程數(shù)據(jù)）、效益和已知問題，為工程師開展ASIC與FPGA產(chǎn)品保證工作提供指導(dǎo)。

“驗(yàn)證方法”主要介紹輻射仿真試驗(yàn)，通過仿真試驗(yàn)對(duì)減緩技術(shù)的容錯(cuò)能力進(jìn)行檢驗(yàn)。通過對(duì)輻射環(huán)境的仿真模擬和加速試驗(yàn)，進(jìn)一步驗(yàn)證。

手冊(cè)一共設(shè)置了13個(gè)章節(jié)對(duì)具體減緩技術(shù)進(jìn)行介紹，歸納之后可以劃分為4個(gè)層級(jí)：①制造工藝級(jí)；②物理布局級(jí)；③電路結(jié)構(gòu)級(jí)；④系統(tǒng)架構(gòu)級(jí)。并在每個(gè)層級(jí)介紹減緩技術(shù)對(duì)哪些具體的輻射影響進(jìn)行改善，如圖1所示。

2.1　制造工藝級(jí)

制造工藝級(jí)的減緩技術(shù)一般稱為輻射加固工藝 （RHBP），這些技術(shù)處理受2個(gè)主要因素的影響：TID（總劑量效應(yīng)）和SEE（單粒子效應(yīng)）。手冊(cè)討論了TID和SEE技術(shù)縮放的影響。致力于減少TID影響的解決方案，專注于修改絕緣體的性能和在有源區(qū)域附近界面的摻雜水平。同時(shí)，給出了減緩技術(shù)和輻射效應(yīng)的總結(jié)。

圖1　減緩技術(shù)等級(jí)劃分

制造工藝級(jí)的減緩技術(shù)主要包括：外延層、絕緣襯底上的硅 （SOI）、三阱、掩埋層、干熱氧化和注入氧化物等。手冊(cè)對(duì)每一種技術(shù)的概念、可用的測(cè)試數(shù)據(jù)、附加價(jià)值、已知問題和主要特性進(jìn)行了總結(jié)和分析，并給出大量數(shù)據(jù)和實(shí)際案例?！巴庋訉印蓖ㄟ^重?fù)诫sP+襯底和N阱之間的較高電阻率阻擋層，從而降低閂鎖的風(fēng)險(xiǎn)?！癝OI”襯底架構(gòu)可以提高器件密度并消除寄生器件的電流路徑，一般按照絕緣層和襯底之間的距離可以分為完全耗盡SOI和部分耗盡SOI，兩種性質(zhì)略有不同。在SRAM （靜態(tài)存儲(chǔ)器）中，“三阱”工藝已被用來降低SEU和SEL的靈敏度?！把诼駥印睂?duì)輻射的影響比較大?！案蔁嵫趸敝饕墙鉀QTID引發(fā)的凈正電荷。 “注入氧化物”可以增強(qiáng)TID硬度，一般使用注入氟的方式來加固氧化層。表1是制造工藝級(jí)減緩技術(shù)及其處理的輻射效應(yīng)，“√”表示該減緩技術(shù)對(duì)該輻照效應(yīng)有效果。

表1　制造工藝級(jí)減緩技術(shù)總結(jié)

2.2　物理布局級(jí)

這里介紹應(yīng)用于集成電路布局方面的相關(guān)技術(shù)來減緩輻射影響。通過修改晶體管的形狀或者插入保護(hù)材料，來減少TID和閂鎖現(xiàn)象。同時(shí)，SET和SEU效應(yīng)也相對(duì)減輕。對(duì)于TID效應(yīng)，減小氧化層厚度是一個(gè)最有效的方法，通常采用的方法是封閉布局晶體管 （ELT）。對(duì)于SEL強(qiáng)化，普遍做法是通過在MOS晶體管周圍插入觸點(diǎn)和保護(hù)環(huán)，從而降低閂鎖的風(fēng)險(xiǎn)。表2是物理布局級(jí)減緩技術(shù)及其處理的輻射效應(yīng)，“√”表示該減緩技術(shù)對(duì)該輻照效應(yīng)有效果。

表2　物理布局級(jí)減緩技術(shù)總結(jié)

物理布局級(jí)的減緩技術(shù)主要包括：環(huán)形/封閉形柵晶體管、觸點(diǎn)和保護(hù)環(huán)、虛擬晶體管以及改善晶體管柵極W/L比例尺寸。“環(huán)形或封閉布局晶體管”通過減小漏極的面積可以減小器件的橫截面，從而降低SET和SEU的輻照影響?！坝|點(diǎn)和保護(hù)環(huán)”通過降低兩個(gè)寄生晶體管的增益并減小寄生阱和襯底電阻，可以防止發(fā)生閂鎖，同時(shí)，NMOS器件周圍的保護(hù)環(huán)通常有助于減緩TID，保護(hù)環(huán)也減輕SET效應(yīng)。“虛擬晶體管”可以使用三晶體管 （3T）逆變器來減小大的SET效應(yīng)，并提出一種新的RHBD技術(shù)來產(chǎn)生額外的SET減緩。 “改善晶體管柵極W/L比例尺寸”用于降低組合邏輯電路中軟錯(cuò)誤失效率的成本效益。

2.3　電路結(jié)構(gòu)級(jí)

2.3.1嵌入式存儲(chǔ)器

存儲(chǔ)單元 （例如SRAM單元、鎖存器、觸發(fā)器）對(duì)輻射的影響比較敏感，主要是SEU。因?yàn)榇蠖鄶?shù)數(shù)字設(shè)計(jì)都包含大量以陣列形式組織的存儲(chǔ)器單元 “內(nèi)存塊”，基于空間冗余的減緩策略通常是不夠的，不能適應(yīng)IC（集成電路）面積和功率要求?，F(xiàn)有技術(shù)中的替代解決方案可以分為2類：①追求加固位存儲(chǔ)單元；②旨在恢復(fù)出現(xiàn)在存儲(chǔ)單元陣列數(shù)據(jù)組中的位錯(cuò)誤。所有這些技術(shù)都有其優(yōu)點(diǎn)和缺點(diǎn)，因此并沒有十全十美的解決方案。根據(jù)所需的魯棒性水平和任務(wù)的限制，設(shè)計(jì)者可以找到最佳的解決方案。

“加固位存儲(chǔ)單元”主要方法有：電阻、電容加固、IBM加固、HIT加固、DICE加固、NASA-Whitaker加固和 NASA-Liu加固等。“恢復(fù)出現(xiàn)在存儲(chǔ)單元陣列數(shù)據(jù)組中的位錯(cuò)誤”主要涉及到存儲(chǔ)陣列中的比特交織和數(shù)據(jù)清理的技術(shù)。表3是嵌入式存儲(chǔ)器輻射效應(yīng)減緩，“√”表示該減緩技術(shù)對(duì)該輻照效應(yīng)有效果。

2.3.2模擬電路

手冊(cè)在本節(jié)介紹了模擬電路抗輻照所采取的基本方法，在混合信號(hào)系統(tǒng)中，單粒子撞擊會(huì)產(chǎn)生與正常信號(hào)產(chǎn)生競(jìng)爭(zhēng)的瞬態(tài)信號(hào) （SET），干擾電路的正常功能。然而，在模擬和混合信號(hào)電路中不存在對(duì)于軟錯(cuò)誤的標(biāo)準(zhǔn)度量，因?yàn)閱蝹€(gè)粒子碰撞的影響取決于電路拓?fù)?、電路類型和工作模式。通常選擇犧牲面積和功率的方式，而增加電容、器件尺寸和電流驅(qū)動(dòng)能力，以增加SET所需的關(guān)鍵電荷的數(shù)量，有時(shí)也稱為模擬電路的單粒子瞬時(shí)效應(yīng) （ASET）。表4是模擬電路輻射效應(yīng)減緩，“√”表示該減緩技術(shù)對(duì)該輻照效應(yīng)有效果。

表3　嵌入式存儲(chǔ)器輻射效應(yīng)減緩

表4　模擬電路輻射效應(yīng)減緩

手冊(cè)從9個(gè)方面進(jìn)行闡述：①節(jié)點(diǎn)分離（NodeSeparation）與交錯(cuò)布局（Inter-digitation）； ②模擬冗余 （Analogue redundancy）；③電阻去耦（resistive decoupling）；④濾波；⑤帶寬、增益、運(yùn)行速度和性能的修改；⑥減少薄弱環(huán)節(jié) （window of vulnerability，WOV）；⑦減少高阻抗節(jié)點(diǎn) （high impedance nodes）；⑧差分設(shè)計(jì)；⑨雙路徑加固。

無論采用何種技術(shù)，減緩措施都涉及以下一種或兩種情況：①增加產(chǎn)生模擬電路的單粒子瞬時(shí)效應(yīng)所需的臨界電荷 （Qcrit）；②減少合金結(jié)合處收集的電荷量 （Qcol）。

增加臨界電荷一般需要通過布局來實(shí)現(xiàn)設(shè)計(jì)級(jí)減緩技術(shù)。增加臨界電荷 （Qcrit）的主要方法有：①增加晶體管尺寸；②增加驅(qū)動(dòng)電流；③增加電源電壓；④增加電容器。

減少設(shè)備連接處收集的電荷量可能涉及修改布局，例如：①使用諸如保護(hù)環(huán)之類的布局方案，在MOS周圍使用n型環(huán)、襯底分接環(huán)和嵌套少數(shù)載體保護(hù)環(huán)用于雙極結(jié)構(gòu)，如SiGeHBT技術(shù)；②基板工程；③在絕緣體上硅 （SOI）上使用非常薄的硅層；④在HBT器件中添加虛擬集電極以收集電荷；⑤使用增加的襯底和良好的接觸 （降低襯底和阱阻抗）。

2.3.3數(shù)字電路

手冊(cè)在本節(jié)介紹了針對(duì)數(shù)字設(shè)計(jì)的容錯(cuò)技術(shù)，主要應(yīng)用于電路架構(gòu)層，即硬件描述語言（HDL）中，模塊層級(jí)的容錯(cuò)設(shè)計(jì)。模塊內(nèi)部減緩和更復(fù)雜的電路級(jí)減緩技術(shù)在本文2.4.1“SoC”節(jié)中介紹。保護(hù)數(shù)字電路免受輻射影響的最佳解決方案通常有幾種減緩技術(shù)的組合。表5為數(shù)字電路減緩技術(shù)總結(jié)，“√”表示該減緩技術(shù)對(duì)該輻照效應(yīng)有效果。

表5　數(shù)字電路減緩技術(shù)總結(jié)

基于數(shù)字電路的容錯(cuò)技術(shù)要么基于空間冗余，要么時(shí)間冗余，要么基于兩者。這些技術(shù)側(cè)重于非損傷性 SEE（non-destructive SEE），包括：SET、SEU和其他。由TID導(dǎo)致的錯(cuò)誤不能用這些技術(shù)來減緩。之后介紹了三種針對(duì)獨(dú)立存儲(chǔ)器單元（individual memory cells）的減緩技術(shù)，存儲(chǔ)器單元陣列 （array of memory cells）和信息冗余對(duì)于數(shù)字電路設(shè)計(jì)者也是重要的。

“空間冗余”——資源被復(fù)制，以并行處理同一任務(wù)，下游設(shè)置比較電路負(fù)責(zé)錯(cuò)誤檢測(cè)和最終錯(cuò)誤校正，如SEU產(chǎn)生的錯(cuò)誤。

“時(shí)間冗余”——信號(hào)在不同時(shí)刻采樣（或執(zhí)行完整功能），通過比較電信號(hào)甄別輻射產(chǎn)生的瞬變和干擾。

“加固存儲(chǔ)器單元”——存儲(chǔ)單元通常占數(shù)字電路總硅面積的很大一部分。因此，設(shè)計(jì)人員必須特別小心，以確保其輻射魯棒性符合任務(wù)標(biāo)準(zhǔn)。一種合適的解決方案是通過抗輻射加固的存儲(chǔ)器來替換存儲(chǔ)單元 （例如觸發(fā)器、寄存器或鎖存器）。

“內(nèi)存模塊強(qiáng)化”——為了防止輻射導(dǎo)致存儲(chǔ)器單元陣列中的 “數(shù)據(jù)塊”中不只一位發(fā)生的錯(cuò)誤，可以在存儲(chǔ)器塊級(jí)別實(shí)施減緩技術(shù)，試圖避免 “數(shù)據(jù)塊”的位太靠近，導(dǎo)致彼此之間，被相同的輻射事件改變。

“信息冗余”——通過檢錯(cuò)碼和糾錯(cuò)碼能夠保護(hù)存儲(chǔ)單元陣列中的數(shù)據(jù)塊免受輻射效應(yīng)的影響。

2.3.4ASIC抗輻射庫

大多數(shù)提出專門的抗輻照工藝的代工廠由于軍事和航空航天客戶的需求減少、缺乏商業(yè)上的訂單，逐漸呈萎縮態(tài)勢(shì)。然而，目前有另一種解決辦法，即：加固基本的功能單元，可以納入商用ASIC加工制造流程中。此舉有諸多優(yōu)點(diǎn)如：①獨(dú)立的代工廠；②先進(jìn)的深亞微米技術(shù)；③高性能；④低功耗；⑤低成本；⑥體積、質(zhì)量小。

“加固基本功能單元”被封裝打包后為ASIC設(shè)計(jì)者使用，也就是各種的 “ASIC庫”，是通過結(jié)合布局部分、模擬電路部分、嵌入式存儲(chǔ)器部分所列出的幾種技術(shù)來實(shí)現(xiàn)的。手冊(cè)介紹了一些眾所周知的被用來開發(fā)空間ASIC的抗輻照庫，并作為例子進(jìn)行闡述。主要包括：①IMEC抗輻射效應(yīng)庫；②CERN0.25μm抗輻射效應(yīng)庫；③BAE0.15μm抗輻射效應(yīng)庫；④RamonChips 0.18μm和 0.13μm抗輻射效應(yīng)庫；⑤Cobham 600nm、250nm、130nm和90nm抗輻射效應(yīng)庫；⑥Atmel公司相關(guān)抗輻射效應(yīng)庫，等。

2.4　系統(tǒng)架構(gòu)級(jí)

2.4.1SoC

隨著用于制造集成芯片技術(shù)的發(fā)展，單個(gè)芯片變得越來越復(fù)雜。這是由混合信號(hào)的應(yīng)用和RF工藝技術(shù)的發(fā)展而造成的，SoC設(shè)計(jì)過程中可以將數(shù)字、模擬模塊和混合信號(hào)結(jié)合起來。因此，當(dāng)開發(fā)芯片上的輻射加固系統(tǒng)時(shí)，也需要過去由PCB或系統(tǒng)設(shè)計(jì)者負(fù)責(zé)的設(shè)計(jì)專業(yè)知識(shí)。針對(duì)SoC還需要特殊的預(yù)防措施，以達(dá)到指定的抗輻射要求。具體的減緩技術(shù)主要包括：①糾錯(cuò)碼、存儲(chǔ)模塊的加固；②數(shù)據(jù)傳輸路徑中過濾SET脈沖；③設(shè)置看門狗定時(shí)器；④混合信號(hào)電路中的三模冗余，等。表6是SoC減緩技術(shù)總結(jié)，“√”表示該減緩技術(shù)對(duì)該輻照效應(yīng)有效果。

2.4.2FPGA

現(xiàn)場(chǎng)可編程門陣列 （FPGA）是一種集成電路，F(xiàn)PGA中最基本的模塊為邏輯單元，邏輯單元可以被配置為執(zhí)行復(fù)雜的組合邏輯和時(shí)序邏輯。最先進(jìn)的FPGA芯片還整合了嵌入處理器、DSP（數(shù)字信號(hào)處理器）和高速通信接口。

表6　SoC減緩技術(shù)總結(jié)

目前主流FPGA主要有反熔絲型FPGA和基于SRAM或Flash的存儲(chǔ)單元。

a）反熔絲型FPGA，盡管熔斷器的初始條件是低電阻路徑，并且被設(shè)計(jì)為永久斷開導(dǎo)電路徑，但反熔斷開始于高電阻，并且當(dāng)通過反熔絲的電流超過一定水平時(shí)，就會(huì)產(chǎn)生設(shè)計(jì)的電路。這種技術(shù)的缺點(diǎn)是配置不可逆。然而，就輻射耐受而言，這是一個(gè)優(yōu)點(diǎn)，因?yàn)榕渲脤硬皇茌椛涞挠绊憽?/p>

b）基于SRAM或Flash的存儲(chǔ)單元具有可重新配置的優(yōu)點(diǎn)，可以實(shí)現(xiàn)FPGA的配置。它可能對(duì)輻射有更多的敏感性。事實(shí)上，在使用擾動(dòng)位的情況下，配置存儲(chǔ)器中發(fā)生的位翻轉(zhuǎn)會(huì)對(duì)應(yīng)用產(chǎn)生影響。這樣的永久性突變可能因此產(chǎn)生嚴(yán)重的后果，所以對(duì)FPGA重新配置是恢復(fù)標(biāo)稱配置是必需的。

由于FPGA旨在承載用戶的數(shù)字設(shè)計(jì)，因此數(shù)字電路部分和SoC部分中描述的大部分減緩技術(shù)也適用于FPGA。本節(jié)包含一系列專門針對(duì)FPGA的減緩技術(shù)，主要是基于三模冗余技術(shù)及其不同配置，以及基于可靠性布局布線算法（RoRA），嵌入式處理器的保護(hù)和對(duì)配置存儲(chǔ)器的重置等。表7是FPGA減緩技術(shù)總結(jié)，“√”表示該減緩技術(shù)對(duì)該輻照效應(yīng)有效果。

表7　FPGA減緩技術(shù)總結(jié)

2.4.3軟件實(shí)現(xiàn)容錯(cuò)技術(shù)

軟件實(shí)現(xiàn)容錯(cuò)技術(shù) （SIFT）是允許軟件檢測(cè)并糾正可能影響軟件運(yùn)行的硬件的故障。SIFT主要包含3個(gè)部分：指令級(jí)冗余、任務(wù)級(jí)冗余和應(yīng)用級(jí)冗余。

對(duì)于基于處理器的體系結(jié)構(gòu)，硬件資源通常十分有限，采用空間冗余的方法通常會(huì)有限制，而時(shí)間冗余可以是處理非破壞性SEE的可行的解決方案。一般的想法是在比較結(jié)果之前，在同一個(gè)處理單元上多次執(zhí)行應(yīng)用軟件的檢測(cè)程序，這樣可以通過有限的硬件開銷，在增加時(shí)間開銷的基礎(chǔ)上，實(shí)現(xiàn)糾錯(cuò)、檢錯(cuò)。這一減緩技術(shù)意味著電子系統(tǒng)所使用的軟件需要重新設(shè)計(jì)，盡管這些修改并不總是適用于所有類型的軟件。

SIFT可以應(yīng)用于COTS處理器件，或IP嵌入空間的ASIC或FPGA處理器。通過增加時(shí)間冗余的方法實(shí)現(xiàn)容錯(cuò)：①軟件對(duì)硬件故障的檢測(cè)，例如，看門狗定時(shí)器實(shí)現(xiàn)專用芯片并行工作的處理器上運(yùn)行軟件的篩選功能；②從硬件中刪除故障產(chǎn)生的因素，并將系統(tǒng)恢復(fù)到健康狀態(tài)。例如，通過將系統(tǒng)狀態(tài)重置到先前保存的良好運(yùn)行狀態(tài)。

3　系統(tǒng)架構(gòu)

片外減緩技術(shù)指的是減少輻射對(duì)電子設(shè)備的影響而產(chǎn)生解決方案，由片外的硬件、軟件共同實(shí)現(xiàn)。對(duì)于軟件層面上實(shí)現(xiàn)的減緩，軟件實(shí)現(xiàn)容錯(cuò)部分有詳細(xì)描述。本節(jié)介紹了幾種針對(duì)硬件的解決方案，以減輕各種輻射效應(yīng)。主要包括屏蔽、看門狗定時(shí)器、限流開關(guān)、空間冗余以及重新啟動(dòng)等方案。

“屏蔽”的目的是減少粒子能量撞擊集成電路的敏感區(qū)域。通常，空間應(yīng)用都使用集成電路的屏蔽包和系統(tǒng)的屏蔽蓋。這樣的解決方案是解決許多類型的危害可能 （例如：TID、SET、SEL或SEFI），但對(duì)于來自太陽離子和質(zhì)子的危害并不十分有效。

“外部硬件保護(hù)和恢復(fù)技術(shù)”是有針對(duì)性地添加一些硬件監(jiān)控系統(tǒng)。如：限流開關(guān)監(jiān)測(cè)系統(tǒng)的電流消耗檢測(cè)潛在的SEL，看門狗定時(shí)器能夠恢復(fù)SEFI（單粒子功能中斷）。

“空間冗余”根據(jù)可用性和可用硬件資源的任務(wù)要求，設(shè)計(jì)人員可以在雙工拓?fù)浠蛉Ｈ哂啵═MR）這兩種體系結(jié)構(gòu)之間進(jìn)行選擇。雙工器使用硬件資源增加一倍，僅限于故障檢測(cè)。在這種情況下，故障糾正通常是通過再次處理數(shù)據(jù)來實(shí)現(xiàn)的，這意味著時(shí)間開銷。TMR架構(gòu)是使用初始硬件資源的三倍，并提供無需時(shí)間開銷的故障檢測(cè)和校正。

4　驗(yàn)證方法

本節(jié)主要介紹了故障注入方法及輻射仿真試驗(yàn)。“故障注入”是從晶體管、門電路、設(shè)備和系統(tǒng)等4個(gè)層級(jí)進(jìn)行試驗(yàn)，考驗(yàn)容錯(cuò)能力；對(duì)實(shí)際工作環(huán)境進(jìn)行仿真，不同的輻射源和試驗(yàn)可以用來驗(yàn)證產(chǎn)品的水平，了解在惡劣環(huán)境 （輻射）下如何執(zhí)行程序是很有必要的；并介紹了各航天機(jī)構(gòu)發(fā)布的標(biāo)準(zhǔn)，如ESCC25100《單粒子效應(yīng)試驗(yàn)標(biāo)準(zhǔn)》、ESCC22900《穩(wěn)態(tài)總劑量輻射試驗(yàn)方法》、MIL-STD-883/1019.4《微電子器件試驗(yàn)方法和程序》等。現(xiàn)實(shí)生活中需要長(zhǎng)時(shí)間的接近真實(shí)環(huán)境的試驗(yàn)研究。

可以將輻射仿真試驗(yàn)概括為：①實(shí)際工作環(huán)境試驗(yàn)（在空中或地面）——混合種類廣泛的能譜，聯(lián)合效應(yīng) （TID，DD及SEE），全方位的環(huán)境，實(shí)際的粒子通量率；②地面加速試驗(yàn)——單粒子種類，單能譜，單效應(yīng)，單向環(huán)境，加速粒子速率/通量。

5　ASIC與FPGA產(chǎn)品保證標(biāo)準(zhǔn)的發(fā)展與建議

以ASIC與FPGA為代表的集成電路在航天產(chǎn)品中應(yīng)用廣泛。近幾年，F(xiàn)PGA更是大規(guī)模的應(yīng)用于航天型號(hào)，為了滿足性能上的要求，最先進(jìn)的FPGA芯片整合了嵌入處理器、DSP和高速通信接口等資源，進(jìn)一步對(duì)產(chǎn)品保證工作提出了新要求。各國(guó)宇航機(jī)構(gòu)出臺(tái)了相關(guān)產(chǎn)品保證標(biāo)準(zhǔn)作為配套，而具體形式也逐漸多樣化，從最早的標(biāo)準(zhǔn)只搭建架構(gòu)并設(shè)計(jì)一些管理方法，發(fā)展到在標(biāo)準(zhǔn)的基礎(chǔ)上通過發(fā)布技術(shù)手冊(cè)，對(duì)具體的關(guān)鍵技術(shù)進(jìn)行闡述。僅在2017年ECSS就發(fā)布了3份不同領(lǐng)域的技術(shù)手冊(cè)，與發(fā)布的標(biāo)準(zhǔn)數(shù)量基本持平。手冊(cè)將用戶關(guān)心的技術(shù)問題進(jìn)行深入講解，開展橫向比較，為用戶明確“關(guān)注什么問題”，“問題可以怎么解決”和 “怎么解決最適合”這三個(gè)問題。一方面填補(bǔ)了標(biāo)準(zhǔn)的技術(shù)空白，深化了標(biāo)準(zhǔn)的深度；另一方面手冊(cè)的編制以用戶需求為導(dǎo)向，增加了可行性與實(shí)用性[3]。

本文從ECSS保證標(biāo)準(zhǔn)入手，重點(diǎn)介紹了歐洲宇航ASIC與FPGA輻射減緩技術(shù)手冊(cè)，技術(shù)手冊(cè)從用戶的角度出發(fā)，詳細(xì)介紹了輻射減緩技術(shù)，作為標(biāo)準(zhǔn)的技術(shù)補(bǔ)充，技術(shù)手冊(cè)越來越多的應(yīng)用于ECSS標(biāo)準(zhǔn)體系中。就ASIC與FPGA產(chǎn)品保證工作而言，各國(guó)宇航機(jī)構(gòu)對(duì)輻射減緩技術(shù)均十分重視，在研究具體輻射減緩技術(shù)的同時(shí)，也通過發(fā)布標(biāo)準(zhǔn)、技術(shù)手冊(cè)的方式指導(dǎo)產(chǎn)品保證工作的開展，如ESCC22900、MIL-STD-883/1019.4、JEDECJESD57等。2012年，航天科技集團(tuán)發(fā)布了Q/QJA20003-2012《宇航用FPGA抗電離總劑量輻照試驗(yàn)指南》與Q/QJA20006-2012《宇航用SRAM型FPGA單粒子效應(yīng)試驗(yàn)方法》，對(duì)宇航用FPGA輻照試驗(yàn)進(jìn)行了規(guī)定，但只是針對(duì)SRAM型FPGA，其他類型如反熔絲型、FLASH型則沒有涉及，并且對(duì)FPGA產(chǎn)品保證工作還未發(fā)布宇航標(biāo)準(zhǔn)。

為此，筆者對(duì)我國(guó)的ASIC與FPGA產(chǎn)品保證工作提出幾點(diǎn)建議：①編制并發(fā)布針對(duì)ASIC與FPGA保證工作的標(biāo)準(zhǔn)化文件；②以軍民融合為契機(jī)，引導(dǎo)商業(yè)資源投入到抗輻照技術(shù)研發(fā)，如ASIC抗輻射加固庫；③加強(qiáng)相關(guān)理論研究，將理論轉(zhuǎn)化為實(shí)際應(yīng)用，如RoRA算法的應(yīng)用。從標(biāo)準(zhǔn)發(fā)布、技術(shù)研發(fā)、理論研究和政策環(huán)境等多維度發(fā)力，促進(jìn)我國(guó)宇航用ASIC與FPGA保證工作。

附表　文中符號(hào)縮寫對(duì)照表