劉瑞麒，楊 劍，姚志成，耿 志

(1.火箭軍工程大學(xué) 控制工程系，陜西 西安 710025；2.原成都軍區(qū)聯(lián)勤部 后勤信息中心，成都 四川 610015)

0 引 言

隨著電子對(duì)抗活動(dòng)的發(fā)展，對(duì)信號(hào)源在高速率、寬頻段及可靈活配置等方面提出了迫切需求。高速DAC技術(shù)的發(fā)展使器件具備極高的采樣速率與轉(zhuǎn)換精度，使多樣化、寬頻段信號(hào)的產(chǎn)生成為可能[1-6]，但對(duì)控制端上位機(jī)數(shù)據(jù)傳輸總線速率提出了更高要求。傳統(tǒng)的PCI總線帶寬過小，難以滿足需求。PCIe總線技術(shù)是由英特爾提出的第三代高性能I/O總線技術(shù)，其提供了更加完善的性能，更強(qiáng)的可擴(kuò)展性和更低的成本，充分彌補(bǔ)了PCI總線的不足，能夠滿足大量數(shù)據(jù)的高速傳輸需要。對(duì)PCIe總線接口開發(fā)，通常使用專用接口芯片進(jìn)行，硬件開銷大且可拓展性低，降低了設(shè)計(jì)配置的靈活性。Xilinx公司推出的第6代高性能FPGA芯片——Virtex-6內(nèi)部集成了高速收發(fā)器GTX Transiver及PCIe硬核，能夠通過編程實(shí)現(xiàn)PCIe總線接口功能。利用其開發(fā)PCIe總線接口，既可降低開發(fā)成本，又可充分利用FPGA資源豐富、速度高和可重構(gòu)的特點(diǎn)，提高了PCIe總線接口開發(fā)速度和使用靈活性。且相較PEX8111、PEX8311等專用接口芯片，其最高支持總線數(shù)據(jù)位數(shù)達(dá)到128位，單鏈路最高數(shù)據(jù)傳輸速率達(dá)5.0 Gb/s[7]，能夠滿足PCIe高速數(shù)據(jù)通信需要。

基于此，本文針對(duì)射頻信號(hào)生成系統(tǒng)數(shù)據(jù)高速交互需求，在Virtex-6 FPGA上開發(fā)了PCIe總線接口并實(shí)現(xiàn)DMA傳輸，最后在X8鏈路寬度下進(jìn)行了測(cè)試。

1 系統(tǒng)結(jié)構(gòu)概述

本設(shè)計(jì)中高速射頻數(shù)模轉(zhuǎn)換(DAC)板卡的核心為EV12DS130ACZPY芯片，其具有12位分辨率、3 Gs/s轉(zhuǎn)換速率、7 GHz模擬輸出帶寬[8]。為使其正常工作，設(shè)計(jì)實(shí)現(xiàn)了如圖1所示射頻信號(hào)生成系統(tǒng)，主要由上位機(jī)、FPGA載板、高速DAC板卡組成。

圖1 射頻信號(hào)生成系統(tǒng)結(jié)構(gòu)

在該系統(tǒng)中，上位機(jī)作為主控端，提供給操作者控制界面并生成射頻信號(hào)對(duì)應(yīng)的數(shù)據(jù)；FPGA載板為一塊Xilinx ML605板卡，其通過PCIe插槽同上位機(jī)連接，通過FMC-HPC接口同高速DAC板卡連接，完成從上位機(jī)接收信號(hào)數(shù)據(jù)緩存及向DAC發(fā)送功能；DAC板卡為以EV12DS130芯片為核心的板卡，通過FPGA配置后可直接生成各類射頻信號(hào)。

系統(tǒng)中使用的PCIe總線是一種高速串行總線，為實(shí)現(xiàn)高速數(shù)據(jù)傳輸功能，在電氣連接上PCIe總線采用了差分信號(hào)傳輸方式，同單端信號(hào)相比，差分信號(hào)抗干擾能力更強(qiáng)，且差分信號(hào)對(duì)外界的電磁干擾較小，能夠滿足更高的總線頻率需求。在數(shù)據(jù)傳送上，PCIe總線采用了端到端的數(shù)據(jù)傳送方式，其發(fā)送端和接收端中都含有發(fā)送邏輯和接收邏輯。PCIe總線的一個(gè)基本數(shù)據(jù)通路結(jié)構(gòu)如圖2所示。

圖2 PCIe總線接口結(jié)構(gòu)

PCIe總線使用數(shù)據(jù)包(Packet)進(jìn)行數(shù)據(jù)傳輸，數(shù)據(jù)報(bào)文在接收和發(fā)送過程中。首先在設(shè)備的核心層(device core)中產(chǎn)生，然后再經(jīng)過該設(shè)備的事務(wù)層(transaction layer)形成事務(wù)層包(TLP)向數(shù)據(jù)鏈路層(data link layer)發(fā)送，數(shù)據(jù)鏈路層在TLP包上附加錯(cuò)誤核對(duì)標(biāo)志信息后向物理層發(fā)送(physical layer)，物理層對(duì)TLP包進(jìn)行編碼后，最終發(fā)送出去。而接收端的數(shù)據(jù)也需要通過物理層、數(shù)據(jù)鏈路和事務(wù)層，并最終到達(dá)設(shè)備核(device core)，完成數(shù)據(jù)的傳遞[9-11]。數(shù)據(jù)通信結(jié)構(gòu)如圖3所示。

圖3 PCIe通信結(jié)構(gòu)

2 PCIe總線接口設(shè)計(jì)

利用FPGA實(shí)現(xiàn)PCIe總線接口功能，需要搭建PCIe總線端點(diǎn)模塊并設(shè)計(jì)總線數(shù)據(jù)傳輸控制邏輯。Xilinx Virtex-6為PCIe開發(fā)方便，集成了PCIe總線接口硬核，該模塊支持2.0版本的PCIe協(xié)議，經(jīng)由GTX收發(fā)器能夠支持Gen 2(5 Gb/s速率)，并且接口模塊支持X1,X2,X4或者X8的位寬[12]。為測(cè)試方便，本設(shè)計(jì)在設(shè)備端專門添加了雙端口BRAM以便接收和發(fā)送PCIe總線上的數(shù)據(jù)。本文設(shè)計(jì)的PCIe頂層模塊結(jié)構(gòu)及接口如圖4所示。

2.1 PCIe總線接口端點(diǎn)模塊設(shè)計(jì)

為搭建PCIe總線接口端點(diǎn)模塊，需在FPGA中編寫相應(yīng)邏輯以實(shí)現(xiàn)PCIe協(xié)議中的事務(wù)處理層、數(shù)據(jù)鏈路層及物理層結(jié)構(gòu)。本文所設(shè)計(jì)的PCIe端點(diǎn)模塊結(jié)構(gòu)如圖5所示。

圖4 PCIe總線接口頂層結(jié)構(gòu)及接口

PCIe_pipe模塊，為PCIe內(nèi)部各條鏈路搭建了信號(hào)通道，每條鏈路包含一對(duì)差分的發(fā)送和接收信號(hào)，與GTX收發(fā)器相連，保證信號(hào)在PCIe核中的傳輸；

PCIe_gt模塊，通過調(diào)用GTXE1 IP核，封裝PCIe各個(gè)鏈路信號(hào)與GTX收發(fā)器的連接關(guān)系，實(shí)現(xiàn)同外部設(shè)備間的高速信號(hào)連接；

PCIe_brams模塊，通過調(diào)用RAM IP核，搭建塊隨機(jī)存儲(chǔ)器(Block RAM)，實(shí)現(xiàn)總線高速信號(hào)的緩存；

圖5 PCIe端點(diǎn)模塊結(jié)構(gòu)

PCIe_upconfig模塊,為端口配置模塊，內(nèi)部包含PCIe配置空間及狀態(tài)與控制寄存器，實(shí)現(xiàn)PCIe配置及數(shù)據(jù)統(tǒng)計(jì)監(jiān)測(cè)功能；

PCIe_clocking模塊，通過調(diào)用MMCM時(shí)鐘管理IP核，將外部輸入時(shí)鐘分頻變換后為PCIe程序中的各個(gè)模塊提供所需時(shí)鐘。

由于PCIe設(shè)備的時(shí)鐘信號(hào)是保證PCIe設(shè)備正確工作的關(guān)鍵信號(hào)，在PCIe協(xié)議中規(guī)定時(shí)鐘信號(hào)為100 MHz。本設(shè)計(jì)為提高外部PCIe設(shè)備工作的獨(dú)立性及設(shè)備性能，針對(duì)ML605板上獨(dú)立250 MHz時(shí)鐘信號(hào)設(shè)計(jì)了時(shí)鐘管理模塊PCIe_clocking，為PCIe 2.0模塊、PCIe_pipe、PCIe_gt、PCIe_upconfig模塊提供時(shí)鐘信號(hào)[13]。

由ISE軟件生成的RTL如圖6所示。

圖6 時(shí)鐘模塊RTL級(jí)結(jié)構(gòu)

為確保時(shí)鐘設(shè)計(jì)正確，使用Isim對(duì)該模塊進(jìn)行仿真，通過圖7中仿真結(jié)果，可以看出時(shí)鐘轉(zhuǎn)換模塊所產(chǎn)生的各個(gè)時(shí)鐘信號(hào)與所設(shè)計(jì)的時(shí)鐘邏輯相符。

2.2 DMA控制邏輯設(shè)計(jì)

射頻信號(hào)生成過程中需要對(duì)數(shù)據(jù)進(jìn)行猝發(fā)式傳輸，通過CPU執(zhí)行I/O端口指令來進(jìn)行數(shù)據(jù)的讀寫的PIO數(shù)據(jù)交換模式已經(jīng)不能夠滿足要求，需要采取通過DMA控制器控制傳輸過程，且傳輸速率較高的直接內(nèi)存訪問方式來對(duì)數(shù)據(jù)進(jìn)行傳輸[14-16]。為在PCIe總線接口中實(shí)現(xiàn)DMA傳輸，設(shè)計(jì)了結(jié)構(gòu)如圖8所示的總線控制模塊，與PCIe總線接口通道模塊一起實(shí)現(xiàn)DMA傳輸。

圖7 時(shí)鐘模塊時(shí)序仿真結(jié)果

EP_TX和EP_RX模塊，通過調(diào)用FIFO IP核，實(shí)現(xiàn)對(duì)端口發(fā)送和接收數(shù)據(jù)的緩存，其中的中斷控制模塊對(duì)收發(fā)數(shù)據(jù)進(jìn)行精確控制；

BMD_EP_MEM模塊，為端點(diǎn)控制和狀態(tài)寄存器，實(shí)現(xiàn)對(duì)總線數(shù)據(jù)的暫存和工作狀態(tài)的控制；

BMD_GEN2模塊，是針對(duì)64位系統(tǒng)接口設(shè)計(jì)的直接連接轉(zhuǎn)換模塊，實(shí)現(xiàn)對(duì)總線連接的檢查和相關(guān)協(xié)議的轉(zhuǎn)換；

BMD_RD_THROTTLE模塊，通過測(cè)量讀到的數(shù)據(jù)并進(jìn)行控制，實(shí)現(xiàn)對(duì)讀到的數(shù)據(jù)位數(shù)的控制；

圖8 總線控制邏輯結(jié)構(gòu)

BMD_TO_CTRL模塊，通過檢測(cè)總線傳輸請(qǐng)求和等待狀態(tài)，實(shí)現(xiàn)對(duì)總線工作的開關(guān)控制；

BMD_CFG_CTRL模塊，實(shí)現(xiàn)對(duì)總線的配置控制。

在數(shù)據(jù)傳輸時(shí)，上位機(jī)發(fā)送DMA地址及相關(guān)控制指令給端點(diǎn)模塊，經(jīng)由其轉(zhuǎn)換后發(fā)送給BMD模塊中的TO_CTRL及CFG_CTRL模塊啟動(dòng)DMA傳輸。上位機(jī)發(fā)送的TLP包經(jīng)過端點(diǎn)模塊后取得相應(yīng)的數(shù)據(jù)暫存在BMD FIFO中，并向雙端口RAM發(fā)送供用戶端調(diào)用，當(dāng)RD_THROTTLE檢測(cè)到傳輸數(shù)據(jù)位數(shù)達(dá)到設(shè)定值時(shí)向端點(diǎn)模塊發(fā)送中斷請(qǐng)求指令，端點(diǎn)模塊向上位機(jī)發(fā)送總線中斷請(qǐng)求，如此反復(fù)，直到上位機(jī)發(fā)出停止DMA傳輸指令，完成一次數(shù)據(jù)傳輸。

為驗(yàn)證程序邏輯設(shè)計(jì)正確，以Isim軟件對(duì)BMD模塊的讀數(shù)據(jù)操作進(jìn)行仿真為例，得到圖9的仿真結(jié)果。從中可以看出，trn_reset_n給出復(fù)位信號(hào)后，當(dāng)trn_rsof_n，trn_tdst_rdy_n置0，程序從trn_rd讀入TLP包數(shù)據(jù)，當(dāng)數(shù)據(jù)接收完后，trn_reof_n變?yōu)橹?、trn_rsof_n置1，同設(shè)計(jì)的邏輯一致。

圖9 程序DMA讀操作時(shí)序仿真

2.3 GTX收發(fā)器及時(shí)鐘約束設(shè)計(jì)

為滿足總線接口程序高速數(shù)據(jù)傳輸硬件實(shí)現(xiàn)，在設(shè)計(jì)中需要使用GTX模塊對(duì)數(shù)據(jù)進(jìn)行傳輸。GTX是Virtex-6系列FPGA上的低功耗吉比特收發(fā)器，其由FPGA的可編程邏輯資源集成且具有較高的可配置性。相較于早期Virtex-5芯片中的低電壓吉比特收發(fā)器GTP，其性能明顯提高，器件線性工作速率覆蓋750Mb/s-6.6Gb/s，正確配置與使用GTX收發(fā)器能更好發(fā)揮器件性能。

在配置GTX收發(fā)器時(shí)，通過GTX Wizard在圖形化界面中完成參數(shù)配置，并生成IP核進(jìn)行調(diào)用。由于高速信號(hào)傳輸對(duì)管腳布置要求較高，在不同型號(hào)的FPGA芯片具有專門的GTX管腳分布及約束方式，因而在設(shè)計(jì)中需要針對(duì)所使用的xc6vlx240t-1156芯片的約束文件進(jìn)行專門配置。

針對(duì)參考時(shí)鐘信號(hào)，本設(shè)計(jì)對(duì)應(yīng)的硬件板卡采用了單個(gè)250 MHz外部差分參考時(shí)鐘輸入方式。在對(duì)GTX收發(fā)器配置時(shí)，此信號(hào)必須被作為一個(gè)專用時(shí)鐘信號(hào)，并且在引入GTX傳輸模塊前，必須要經(jīng)過一個(gè)差分緩沖器IBUFDS，因此需要在UCF文件中利用語句IBUFDS_GTXE1實(shí)例化該模塊已完成時(shí)鐘信號(hào)的配置。最后，為產(chǎn)生多種時(shí)鐘信號(hào)供不同GTX模塊使用，在設(shè)計(jì)中調(diào)用了時(shí)鐘管理模塊MMCM對(duì)250 MHz的參考時(shí)鐘信號(hào)進(jìn)行變換，因而在約束文件中利用語句MMCM_ADV實(shí)例化時(shí)鐘管理模塊的相關(guān)連接。

針對(duì)PCIe傳輸?shù)?條通道，由于其相互獨(dú)立工作，因而在為其設(shè)計(jì)約束時(shí)，應(yīng)使各條Lane的連接相互獨(dú)立，為其配置不同的GTX收發(fā)器。

此外，在Virtex-6中每4個(gè)GTX收發(fā)器被串在一個(gè)Qaud中，每個(gè)Qaud中的4個(gè)GTX收發(fā)器共用一個(gè)差分時(shí)鐘信號(hào)。由于這種特殊的構(gòu)成方式，當(dāng)FPGA芯片中的多個(gè)GTX被使用時(shí)，為了避免在高速設(shè)計(jì)中信號(hào)的抖動(dòng)幅度過大，需要合理分布GTX信號(hào)與時(shí)鐘輸入信號(hào)在FPGA中的位置。

針對(duì)以上信號(hào)在FPGA位置的分配，Xilinx規(guī)范同一個(gè)參考時(shí)鐘信號(hào)最多供給3個(gè)Quad使用，并且在時(shí)鐘信號(hào)資源上方和下方的Quad數(shù)量都不能超過1個(gè)。設(shè)計(jì)時(shí)還需要遵循同一個(gè)物理接口的幾個(gè)GTX放在一起，由同一個(gè)參考時(shí)鐘作為時(shí)鐘輸入；不同物理接口的GTX如果在同一個(gè)參考時(shí)鐘的驅(qū)動(dòng)覆蓋范圍內(nèi)，可以采用同一個(gè)參考時(shí)鐘輸入的原則[17]。

通過查閱芯片手冊(cè)，在該款芯片中，GTX收發(fā)器共有5個(gè)Quad，分布于FPGA的X0Y1-X0Y15區(qū)，綜合考慮后以上原則后對(duì)各個(gè)GTX模塊做約束配置見表1。

表1 GTX模塊約束設(shè)計(jì)

3 接口性能測(cè)試

為驗(yàn)證PCIe總線接口可用性及設(shè)計(jì)效果，將設(shè)計(jì)的FPGA程序通過Xilinx公司提供的ISE軟件進(jìn)行綜合編譯及布線后生成.bit文件，下載到FPGA中并將板卡與上位機(jī)連接，測(cè)試PCIe總線接口性能。

3.1 PCIe總線接口連接測(cè)試

PCIe總線接口設(shè)備正常工作需要由上位機(jī)通過插槽給出全局復(fù)位信號(hào)，因而當(dāng)FPGA程序加載完畢后需重啟計(jì)算機(jī)，之后計(jì)算機(jī)自動(dòng)識(shí)別位于其主板PCIe插槽上的PCIe設(shè)備并提示安裝驅(qū)動(dòng)程序。通過硬件讀寫操作軟件RW-everything能夠?qū)CIe設(shè)備上的BAR 0空間進(jìn)行讀寫操作，改變軟件界面中各個(gè)地址空間所對(duì)應(yīng)的寄存器值，能夠使PCIe設(shè)備工作狀態(tài)及存儲(chǔ)值相應(yīng)改變，可證明設(shè)備工作正常。

3.2 程序邏輯測(cè)試

為檢查在程序仿真中沒有能夠發(fā)現(xiàn)的錯(cuò)誤，通過Xilinx提供的在線調(diào)試工具Chipscope對(duì)程序進(jìn)行檢測(cè)[18,19]。通過ISE在設(shè)計(jì)文件中加入Chipscope IP核，并添加期望觀察的信號(hào)，編譯成功并下載到FPGA后，可通過Chipscope pro Analyzer對(duì)PCIe設(shè)計(jì)中各個(gè)信號(hào)在FPGA中的值進(jìn)行觀察分析，并與PCIe協(xié)議相比對(duì)。在此由FPGA通過PCIe總線向上位機(jī)發(fā)送一個(gè)TLP包，并進(jìn)行抓取波形觀測(cè)。從圖10中可以看出，在發(fā)送TLP包開始時(shí)trn_tsof_n(包開始信號(hào))為低電平，結(jié)束時(shí)trn_teof_n(包結(jié)束信號(hào))為高電平，trn_tdst_rdy_n(數(shù)據(jù)接收準(zhǔn)備好信號(hào))為低電平，與正確的發(fā)送邏輯相符。

圖10 TLP包傳送信號(hào)抓取

3.3 DMA速度測(cè)試

利用WinDriver軟件對(duì)PCIe設(shè)備開發(fā)相應(yīng)驅(qū)動(dòng)程序并安裝，在VisualStudio 2010上編寫測(cè)試程序，通過調(diào)用WinDriver提供的API函數(shù)訪問PCIe設(shè)備，向板卡發(fā)送和讀回TLP包。通過記錄傳輸過程中經(jīng)過的TRN_CLK脈沖數(shù)n，由式(1)可精確計(jì)算傳輸速度

(1)

性能測(cè)試數(shù)據(jù)包設(shè)定見表2。

表2 測(cè)試用TLP包數(shù)據(jù)

通過計(jì)算，此PCIe設(shè)備的讀寫速度測(cè)試結(jié)果見表3，從測(cè)試結(jié)果可以看出，設(shè)計(jì)的PCIe總線接口讀寫速度接近于PCIe 2.0協(xié)議中給出的4 GB/s(X8鏈路最高速率)。

表3 讀寫測(cè)試結(jié)果

注：本測(cè)試基于Xilinx ML605評(píng)估板，ASUS B85-PLUS R2.0主板。

4 結(jié)束語

本文針對(duì)射頻信號(hào)生成系統(tǒng)數(shù)據(jù)高速交互需求，在Xilinx Vertex6 FPGA芯片為核心的平臺(tái)上開發(fā)了PCIe總線接口及DMA傳輸方式控制程序。經(jīng)測(cè)試，本文開發(fā)的硬件程序邏輯正確，功能完備，并且在通用平臺(tái)下測(cè)試，半雙工模式下能夠達(dá)到最高3.53 GB/s的寫速率及3.41 GB/s的讀速率，接近理論最大值4 GB/s。能夠滿足數(shù)據(jù)高速傳輸需求，解決了射頻信號(hào)生成系統(tǒng)數(shù)據(jù)高速交互的瓶頸問題，具有良好的可拓展性及實(shí)用價(jià)值。

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