西安紫光國(guó)芯半導(dǎo)體有限公司 耿獻(xiàn)忠 蔣 強(qiáng) 陳 婷 薛小飛 龍曉東

1 引言

現(xiàn)有延遲鎖相環(huán) DLL 的結(jié)構(gòu)如圖1所示。

圖1 現(xiàn)有延遲鎖相環(huán)的結(jié)構(gòu)示意圖

它的工作原理為：輸入時(shí)鐘進(jìn)入DLL延遲鏈，經(jīng)過(guò)延遲后產(chǎn)生輸出時(shí)鐘，輸出時(shí)鐘經(jīng)過(guò)反饋電路后產(chǎn)生反饋時(shí)鐘，輸入時(shí)鐘與反饋時(shí)鐘在DLL鑒相器進(jìn)行相位比較后輸出UP或DN的信號(hào)到DLL邏輯控制電路去控制DLL延遲鏈的增加或減少，直到輸入時(shí)鐘與反饋時(shí)鐘的相位對(duì)齊。

輸入時(shí)鐘采樣到反饋時(shí)鐘的高電平時(shí)，up=1，dn=0；輸入時(shí)鐘采樣到反饋時(shí)鐘的低電平時(shí)，dn=1，up=0。當(dāng)DLL鎖定以后，輸入時(shí)鐘和反饋時(shí)鐘的相位對(duì)齊，同時(shí)輸入時(shí)鐘和DQS的相位也對(duì)齊。

2 現(xiàn)有延遲鎖相環(huán)的控制方式及缺陷

現(xiàn)有延遲鎖相環(huán) DLL 的結(jié)構(gòu)及其控制方式存在一定的問(wèn)題。具體介紹如下：

對(duì)于DLL的更新速度：輸入時(shí)鐘和反饋時(shí)鐘的初始相位關(guān)系如圖2 所示。

圖2 輸入時(shí)鐘和反饋時(shí)鐘的初始相位示意圖

由于輸入時(shí)鐘和反饋時(shí)鐘的初始相位差 td0 較大，所以 DLL 以一個(gè)較快的速度 1step/(n*tck)( 表示 n 個(gè)時(shí)鐘周期更新一次延遲鏈 )去更新輸入時(shí)鐘和反饋時(shí)鐘的相位差；tck為時(shí)鐘周期。當(dāng)輸入時(shí)鐘和反饋時(shí)鐘的相位差幾乎為 0時(shí)，如圖 3所示。

圖3 DLL鎖定后輸入時(shí)鐘和反饋時(shí)鐘的相位示意圖

為了過(guò)濾輸入時(shí)鐘和電源上的一些很小的噪聲，DLL 的更新速度會(huì)變慢，從 1step/(n*tck) 變?yōu)?1step/(m*tck)，m>n ,即更新速度變慢。

在正常情況下，DLL鎖定后改變更新速度是合理的，可以有效過(guò)濾輸入時(shí)鐘和電源上的一些很小的噪聲，保持DLL延遲鏈的穩(wěn)定。但是，當(dāng)DLL鎖定以后，芯片可以進(jìn)入到電源關(guān)閉模式，當(dāng)電源關(guān)閉模式退出時(shí)，電源上會(huì)有一個(gè)較大的波動(dòng)，這個(gè)波動(dòng)的幅度和持續(xù)時(shí)間遠(yuǎn)遠(yuǎn)超過(guò)了輸入時(shí)鐘和電源上的一些正常的、很小的噪聲波動(dòng)，如圖4所示。

圖4 為電源關(guān)閉模式退出時(shí)電源上的波動(dòng)示意圖

由于電源的不穩(wěn)定，導(dǎo)致DLL延遲鏈的延遲時(shí)間出現(xiàn)很大的變化，從而導(dǎo)致輸入時(shí)鐘VCLK 和數(shù)據(jù)對(duì)齊信號(hào) DQS 的相位差不為0，而是有一個(gè)相位差δ。

電源關(guān)閉模式退出后，系統(tǒng)需要VCLK和DQS的上升沿對(duì)齊，如果電源波動(dòng)較大，DLL需要更新DLL延遲鏈的長(zhǎng)度以讓VCLK和DQS的上升沿對(duì)齊。假設(shè)電源電壓的下降導(dǎo)致DLL需要減少DLL延遲鏈的個(gè)數(shù)，DLL更新了x*1step次，然后由于電源電壓的恢復(fù)，DLL延遲鏈的長(zhǎng)度在減少，又需要DLL增加延遲鏈的個(gè)數(shù)。從理論上來(lái)說(shuō)，當(dāng)電源電壓恢復(fù)到不穩(wěn)定狀態(tài)以前的值時(shí)，由于電源電壓在下降時(shí)DLL減少了x*1step，DLL也需要增加x*1step，這樣VCLK和DQS的上升沿才處于對(duì)齊狀態(tài)。此時(shí)有可能存在的問(wèn)題是，當(dāng)電源電壓已經(jīng)恢復(fù)到不穩(wěn)定狀態(tài)以前的值時(shí)，DLL還沒(méi)有完成x*1step的增加，原因是DLL過(guò)多的減少了延遲鏈的個(gè)數(shù)。

3 改進(jìn)結(jié)構(gòu)延遲鎖相環(huán)的具體實(shí)現(xiàn)

基于前述現(xiàn)有延遲鎖相環(huán)的基礎(chǔ)上，提出了一種新的改進(jìn)結(jié)構(gòu)，如圖5所示。改進(jìn)結(jié)構(gòu)包括延遲鏈、鑒相器、反饋電路、增/減電路、更新速度電路、邏輯控制電路和可配置計(jì)數(shù)器。

圖5 延遲鎖相環(huán)的結(jié)構(gòu)示意圖

當(dāng)電源關(guān)閉模式退出后，存儲(chǔ)器控制系統(tǒng)發(fā)出電源關(guān)閉模式退出信號(hào)給可配置計(jì)數(shù)器，可配置計(jì)數(shù)器輸出第一信號(hào)給邏輯控制電路，邏輯控制電路通過(guò)更新速度電路控制延遲鏈，使其在連續(xù)N次用1step/（m*tck）的更新速度往同一方向更新（通常是減少DLL延遲鏈的長(zhǎng)度）后，將更新速度調(diào)整為1step/（k*tck），這樣以降低更新的速度。其中k>m，N由用戶根據(jù)不同的工況進(jìn)行配置，N優(yōu)選為大于等于2的自然數(shù)。

因?yàn)镈LL已經(jīng)連續(xù)多次往同一方向更新，意味著可能已經(jīng)快接近更新目標(biāo)，需要把更新速度降下來(lái)，否則有可能產(chǎn)生過(guò)沖。當(dāng)由于電源電壓的恢復(fù)，DLL結(jié)束一個(gè)方向的更新（通常是減少DLL延遲鏈的長(zhǎng)度），往相反方向更新（即DLL需要增加DLL延遲鏈的長(zhǎng)度）時(shí)，更新速度恢復(fù)為1step/（m*tck），以抑制輸入時(shí)鐘和電源上的一些較小的噪聲。

4 結(jié)束語(yǔ)

本文設(shè)計(jì)的一種新的延遲鎖相環(huán)以及濾波更新控制方法，相對(duì)于現(xiàn)有技術(shù)，結(jié)構(gòu)簡(jiǎn)單、實(shí)現(xiàn)方便。同時(shí)，延遲鎖相環(huán)在電源關(guān)閉模式退出時(shí)，DLL能夠自動(dòng)調(diào)整更新速度，避免了錯(cuò)誤的過(guò)多的更新而產(chǎn)生過(guò)沖；以保證VCLK和DQS的上升沿對(duì)齊，且系統(tǒng)操作不會(huì)出現(xiàn)錯(cuò)誤。

[1]R.Jacob Baker.CMOS電路設(shè)計(jì)、布局與仿真[M].北京:人民郵電出版社,2008:528-542.

[2]遠(yuǎn)坂俊昭.鎖相環(huán)（PLL）電路設(shè)計(jì)與應(yīng)用[M].北京：科學(xué)出版社,2006:115-127.

[3]Behzad Razavi. Design of Analog CMOS Integrated Circuits [M].New York:McGraw-Hill Companies,Inc.2001:84-108.