嚴利民，殷曉文

(上海大學 微電子研究與開發(fā)中心，上海 200072)

在各類便攜式電子設備中，低壓差線性穩(wěn)壓器(Low Dropout Linear Regulator, LDO)的主要功能是為系統(tǒng)提供可靠穩(wěn)定的基準電壓[1-2].其中寬輸入的LDO芯片，直接起到直流轉換器(Direct Current-Direct Current converter, DC-DC)的降壓作用，特別是在鋰電池系統(tǒng)中，電源電壓跨度大，寬輸入LDO能夠很好地匹配不同電池組的電壓域，而且減少了成本[3]，增加了芯片的市場應用范圍.而且相較于DC-DC，LDO輸出精度高，紋波小，能夠更好地在輸出端抑制噪聲，并且不會產(chǎn)生電磁干擾(Electromagnetic Interference, EMI)問題[4]，可以用來驅動敏感負載.此外，在實際應用中，當負載條件變化時，系統(tǒng)內極點變化使得LDO的穩(wěn)定性補償變得困難，自適應技術能在電路內產(chǎn)生一個隨負載變化的零點[5]，以抵消在不同負載條件下極點變化帶來的影響，確保整個系統(tǒng)的穩(wěn)定性，使得芯片可以在全負載范圍下工作.本文基于CSMC 0.35μm HV40V標準CMOS工藝設計了一種自適應補償?shù)膶捿斎隠DO，采用共源共柵運算跨導放大器(Operational Transconductance Amplifier, OTA)作為誤差放大器(Error Amplifier，EA)和超級源隨器(Super Source-follower)技術，設計了一種輸入范圍4.5～24V，系統(tǒng)穩(wěn)定輸出為4V的LDO.電源從4V變化到24V時，線性調整率為2.375mV/V，在1μA到20mA負載范圍下，負載調整率最差為0.05V/A.可以看出，設計的LDO綜合性能良好.

1 LDO系統(tǒng)原理

自適應補償?shù)膶捿斎隠DO主要包括： 高壓帶隙基準(Bandgap Reference, BGR)，跨導放大器作誤差放大器，緩沖器(Buffer)，PMOS調整管作為系統(tǒng)的輸出級，輸出端為Vdda.圖1(看86頁)為LDO的電路結構.其中，在負反饋條件下，運算跨導放大器根據(jù)不斷比較基準電壓VREF和經(jīng)電阻網(wǎng)絡RF1和RF2反饋回來的電壓來實時調節(jié)調整管的柵級電壓從而穩(wěn)定輸出.

LDO的核心電路結構如圖2(看86頁)所示，其中第一級為自偏置高壓帶隙基準，因為是中高壓應用情景，所以采用折疊共源共柵結構.高輸出阻抗帶來的屏蔽特性能夠減少電源輸入跳變對系統(tǒng)的干擾.

電路通過一個自偏置的啟動電路擺脫簡并點，當電源輸入升高時，PM3和PM4導通，電流鏡像至高壓管PM5，短時間內抬高支路電壓，當PM8，PM9支路電流建立起來之后，PM1和PM2進入線性區(qū)，RST電位接近電源電壓，將PM5支路關斷.最終VREF端輸出1.25V基準電壓.

第二級為單端輸出的對稱型運算跨導放大器，NMOS電流鏡作有源負載，差分輸入對，PM18和PM19支路的電流分別鏡像到NM7和NM12支路中，電流由輸入器件產(chǎn)生，被放大了鏡像比例α倍(α為NM8支路與NM9支路的電流比值，這里設置為4)，流進輸出負載.可以將運算跨導放大器等效為圖3的小信號電路，很容易得到它的低頻增益.

圖1 電路結構Fig.1 The structure of circuit

圖2 整體電路圖Fig.2 Core circuit

圖3 OTA等效電路模型Fig.3 Equivalent circuit model of OTA

小信號輸入為Vi，輸出電壓為Vout，輸出電流為Io，偏置電流為Ibias，Gm為電路等效跨導，gm為MOS管跨導，下標即為MOS編號，ω0為截止頻率，rds為溝道長度調制效應電阻，CL為負載電容，RL為負載電阻并聯(lián).首先可以得到運算跨導放大器的跨導表達式為：

(1)

由此可得到電路的傳輸函數(shù)Av(s)為：

(2)

在式(2)中，s為拉普拉斯變換.由于共源共柵結構的存在，節(jié)點V1的阻抗乘上了(1+gm×rds)因子，因此運放的輸出阻抗Ro,OTA為：

Ro,OTA=gm,NM11×[(1+gm,NM12rds,NM12)×rds,NM11+rds,NM12].

(3)

經(jīng)過后續(xù)仿真驗證，雖然是單級的放大器，但經(jīng)過電流因子α和共源共柵本征增益放大后的輸出阻抗可以保證運放增益可以達到60dB.此外，兩端輸入具有相同的直流電壓和負載阻抗也提高了匹配，提供了更好的失調和共模抑制比(Common-Mode Rejection Ratio, CMRR)特性[6].

2 穩(wěn)定性分析

Vo1是高阻抗節(jié)點，因為PM27作為輸出級，本身寄生電容比較大，所以Vo1在此處產(chǎn)生一個低頻次主極點，如式(4)所示：

(4)

圖4 超級源隨器Fig.4 Super source-follower

但是這個極點的存在會降低系統(tǒng)的相位裕度，我們希望將這個次主極點向右平移到單位增益帶寬之外，所以在放大器的輸出端加上一個緩沖器，隔離運放輸出端的高阻點和PMOS傳輸管柵端大的寄生電容[7]，降低Vo1點阻抗.從而提高誤差放大器的電流驅動能力.

(5)

(6)

增加反饋環(huán)路后，輸出電流變化為式(7).最終得到輸出電阻為式(8)：

(7)

(8)

(9)

(10)

NM15工作在深線性區(qū)，所以NM15阻值大小為式(11),其中μn代表電子遷移率，Cox為單位面積柵氧化層電容.

(11)

(12)

將RNM15帶入零點Z后，得到自適應補償之后的零點表達式和主級點表達式如式(13)、(14).

(13)

(14)

3 LDO整體仿真結果

整體電路的設計和前仿采用Cadence Spectre以及H-spice完成，版圖設計和后仿采用Cadence Virtuso工具完成.庫文件使用的是CSMC 0.35μm HV40V標準CMOS工藝.工藝角為tt.圖5是當負載電流分別為1μA和20mA時，LDO的穩(wěn)定性仿真.

當負載電流為1μA時，低頻增益約為103.0dB，相位裕度為80.81°，系統(tǒng)穩(wěn)定.圖中可以看出在單位增益帶寬內只有一個輸出端的主級點，說明經(jīng)過緩沖器的作用，節(jié)點Vo1產(chǎn)生的極點被成功移出單位增益帶寬外.

當負載電流增大為20mA時，可以看出主級點右移，直流增益下降為77dB，輸出級零點Z跟隨極點P1變化，向右半平面移動，依然可以保證LDO系統(tǒng)穩(wěn)定，相位裕度為80.81°左右.仿真結果表明自適應補償網(wǎng)絡具有良好的跟隨性.

圖5 負載電流從1μA變化至20mA的波特圖Fig.5 Bode plots of the load current varying from 1μA to 20mA

圖6是線性調整率仿真圖，仿真條件為當負載電流為20mA時，電源輸入分別從0～35V，結溫分別為-40，25，40，70，125℃時不同工藝角下的調整管輸出電壓Vdda.可以看出在不同環(huán)境下，仿真曲線基本重合，在125℃，工藝角為ss的最差情況下，電源輸入接近4.3V時，輸出Vdda建立壓差(drop-out)為271mV.同樣在最差條件下，電源輸入從4.5V到24V，輸出Vdda只變化19mV，線性調整率滿足需要.圖7為極快速上電仿真結果.由于輸入電壓為0～24V，存在中高壓應用情況，所以需要保證在快速上電情況下，電路輸出不發(fā)生較大的過沖.仿真時，設置電源輸入從0～24V，上升時間為10μs，在不同工藝角下模擬快速上電情況，Vdda在12.57μs內即可穩(wěn)定下來.可以看出在有限的電源抑制比(Power Supply Rejection Ratio, PSRR)下，電源輸入VCC變化斜率過快時，Vdda會有過沖，最差情況下(工藝角為sf)最大值可以保持在4.7V以下，因此對內部電路不會有安全性問題.

圖6 線性調整率Fig.6 Linear adjustment rate

圖7 快速上電情況Fig.7 Fast power on

圖8和圖9分別體現(xiàn)了此LDO的帶載能力及穩(wěn)定性，電源電壓取臨界值4.5V，電流負載從1μA變化到20mA，工藝角為sf的最差情況下，輸出Vdda變化1mV左右，得到負載調整率為0.05V/A.同樣在電源電壓下，電流負載從0mA跳變到20mA再跳變到0mA，圖9中可以看出負載由輕轉重時，輸出電壓下降71mV，穩(wěn)定時間為1.15μs；重載轉輕載時，輸出變化120mV，穩(wěn)定時間1.91μs.表明該LDO完全可以滿足對負載變化的響應．

圖8 負載調整率Fig.8 Load regulation rate

圖9 瞬態(tài)響應Fig.9 Transient response

圖10為版圖圖片，采用CSMC 0.35μm HV40V標準CMOS工藝，面積大小為550μm×300μm.版圖中對主要運放的輸入對管以及帶隙基準模塊中的電阻進行了匹配．

本文設計的LDO與文獻[9-11]中LDO的性能參數(shù)進行對比，對比結果表明本文設計的LDO有著更寬的輸入范圍，在負載范圍內有著更好的線性調整率和負載調整率，在負載突變時穩(wěn)定時間更短，體現(xiàn)了良好的負載特性．

表1 本文LDO與其他文獻的性能參數(shù)比較

4 結 論

采用基于CSMC 0.35μm HV40V標準CMOS工藝設計了一種能夠自適應補償?shù)膶捿斎隠DO，文中給出了超級源隨器和自適應補償網(wǎng)絡的電路結構，并進行了詳細的電路推導.經(jīng)過仿真驗證，該LDO在1μA到20mA的全負載范圍下，LDO的相位裕度都在80°以上，體現(xiàn)了自適應網(wǎng)絡具有良好的極點跟隨性.在電源輸入范圍4.5～24V，負載電流為20mA時，輸出穩(wěn)定在4V，并且在快速上電模式下，輸出過沖不超過5V，不會出現(xiàn)安全性問題.負載調整率和線性調整率均滿足要求.綜上是一款良好的寬范圍LDO，能夠應用于多種電壓域場景.

參考文獻：

[1] MIHHAILOV J, STRIK V, STRIK S, et al. Low noise LDO architecture with consideration for low voltage operation [C]∥Electronic Conference(BEC), 2014 14thBiennial Baltic. Tallinn, Estonia： IEEE Press, 2014： 41-44.

[2] GUPTA H, MISHRA G K, RIZVI N Z, et al. Design of high PSRR folded cascode operational amplifier for LDO applications [C]∥International Conference on Electrical, Electronics, and Optimization Techniques(ICEEOT). Chennai, India： IEEE Press, 2016： 4617-4621.

[3] MARTINEZ-GARCIA H. Cascoded OTA based low dropout(LDO) voltage regulator [C]∥Emerging Technology and Factory Automation(ETFA). Barcelona, Spain： IEEE Press, 2014： 1-5.

[4] WANG Z, ZHOU C, LIU T, et al. Nonlinear behavior immunity modeling of an LDO voltage regulator under conductedEMI [J].IEEETransactionsonElectromagneticCompatibility. 2016,58(4)： 1016-1024.

[5] HAN X, BURGER T, HUANG Q. An output-capacitor-free adaptively biased LDO regulator with robust frequency compensation in 0.13 μm CMOS for SoC application [C]∥2016 IEEE International Symposium on Circuits and Systems(ISCAS). Montreal, QC, Canada： IEEE Press, 2016： 2699-2702.

[6] SANSEN W M C. Analog design essentials [M]. 1st ed. US： Springer Science & Business Media, 2007： 147-148.

[7] SUBBIAH I, ELNEEL N A, VARGA G, et al. Low power on-chip load tracking-zero compensation method for low dropout regulator [C]∥New Circuits and Systems Conference(NEWCAS), 2015 IEEE 13thInternational. Grenoble, France： IEEE Press, 2015： 1-4.

[8] HOLDER M E. Thevenin’s theorem and a black box [J].IEEETransactionsonEducation, 2009,52(4)： 573-575.

[9] GUPTA H, MISHRA G K, RIZVI N Z, et al. Design of high PSRR folded cascode operational amplifier for LDO applications [C]∥Electrical, Electronics, and Optimization Techniques(ICEEOT), International Conference on. Chennai, India: IEEE Press, 2016： 4617-4621.

[10] KIM Y, LEE S. A capacitorless LDO regulator with fast feedback technique and low-quiescent current error amplifier [J].IEEETransactionsonCircuitsandSystemsⅡ：ExpressBriefs, 2013,60(6)： 326-330.

[11] WANG J H, TSAI C H, LAI S W. A low-dropout regulator with tail current control for DPWM clock correction [J].IEEETransactionsonCircuitsandSystemsⅡ：ExpressBriefs, 2012,59(1)： 45-49.