周希辰，張志武，翟剛毅，李云飛

(1.中國艦船研究院，北京100101；2.中國船舶重工集團公司第七二四研究所，南京 211153)

0 引 言

隨著大寬帶數(shù)據(jù)處理應(yīng)用，數(shù)模與模數(shù)轉(zhuǎn)換器的分辨率和采樣率不斷增加。傳統(tǒng)的DAC由于其通道集成度低，在實現(xiàn)高采樣速率、多通道的信號產(chǎn)生時，其大量的輸出管腳導(dǎo)致PCB布局復(fù)雜度大大增加。為減少成本，并實現(xiàn)PCB布局的優(yōu)化，基于JESD204B協(xié)議的數(shù)據(jù)傳輸接口應(yīng)用而生[1-4]，并大量應(yīng)用在AD/DA轉(zhuǎn)換器和RF收發(fā)器中。最新的JESD204C已經(jīng)可支持高達32Gbps的數(shù)據(jù)速率傳輸。本文利用FPGA的高速收發(fā)器實現(xiàn)JESD204B接口并完成與高速DAC的對接。采用FPGA內(nèi)部的DDS IP核[5]，通過基于FPGA DDS IP核+D/A的方式，靈活產(chǎn)生多種寬帶高采樣率調(diào)制信號。另一方面，由于FPGA工作時鐘相對于DAC的采樣率目前仍然較低，其無法直接用DDS IP核產(chǎn)生符合DAC需求的高采樣率大帶寬信號，因此本文采用多通道并行DDS合成技術(shù)，將多通道DDS信號通過JESD204B接口高速送入DAC，最終產(chǎn)生200 MHz帶寬的線性調(diào)頻信號。

1 原理簡述

1.1 多通道寬帶DDS工作原理[6-7]

本文利用4通道DDS IP核并行產(chǎn)生信號數(shù)據(jù)，其實現(xiàn)方式如圖1。

設(shè)DDS IP核的時鐘為f_clk，信號帶寬為B，信號時寬為t_max，調(diào)頻斜率為K，最終合成信號數(shù)據(jù)率為fs=4×fclk，信號的數(shù)據(jù)點n=1,2,3…fs×t_max，其中，通道DDS1的數(shù)據(jù)點為輸出信號的1、5、9…個點，通道DDS2的數(shù)據(jù)點為輸出信號的2、6、10…個點，3、4通道類推。根據(jù)單通道DDS原理，對4個DDS通道的初始相位、頻率步進進行分析。

DDS1：初始相位碼字φ1=0，數(shù)據(jù)步進碼字：

1.2 JESD204B協(xié)議簡介

JESD204B是一種連接在邏輯器件(FPGA)和轉(zhuǎn)換器(ADC和DAC)之間的高速串行接口[8-9]，支持單通道最大傳輸速率12.5 Gbps。JESD204B協(xié)議系統(tǒng)結(jié)構(gòu)大致可分為傳輸層、鏈路層和物理層。傳輸層是收發(fā)設(shè)備的第1部分，執(zhí)行轉(zhuǎn)換樣本與幀傳輸、非加擾8位字節(jié)之間的映射，發(fā)射端旨在把多位樣本數(shù)據(jù)轉(zhuǎn)換成一系列非加擾8位字節(jié)，接收端旨在按照發(fā)射端的逆過程還原有效數(shù)據(jù)。鏈路層實現(xiàn)FPGA與轉(zhuǎn)換器之間的鏈路初始化，包括實現(xiàn)8B/10B編解碼、代碼組同步(CGS)、初始通道同步(ILA)以及數(shù)據(jù)傳輸。物理層以設(shè)置好的線速率接收或發(fā)送字符[10]。收發(fā)框圖如圖2。

2 方案設(shè)計與實現(xiàn)

2.1 電路設(shè)計

本文采用Xilinx的K7C325T FPGA為主控芯片，配置芯片內(nèi)部集成的DDS IP核、JESD204BIP核以及高速串行收發(fā)器GTX，將FPGA產(chǎn)生的數(shù)字信號通過JESD204B協(xié)議高速傳輸給AD9144數(shù)模轉(zhuǎn)換器，通過低通濾波器最終輸出所需模擬信號。系統(tǒng)框圖設(shè)計如圖3。

AD9144是ADI公司最新推出的四通道、16位、高動態(tài)數(shù)模轉(zhuǎn)換器，主要性能參數(shù)如下：

? 支持高達2.8 GSPS的采樣速率；

? 靈活可配置的8通道JESD204B接口；

? 可選1x、2x、4x、8x插值濾波器；

? 數(shù)字混頻器；

? 高性能、低噪聲鎖相環(huán)時鐘倍頻器。

時鐘芯片是ADI公司的AD9523-1，可輸出14路最大支持1 GHz的低抖動時鐘。本系統(tǒng)中，共輸出四路時鐘，均為同源時鐘，確保收發(fā)器件時鐘同步。其中一路用作DACCLK，一路用作GTX的參考時鐘，兩路用作SYSREF同步時鐘。

2.2 軟件設(shè)計

主要基于Vivado 2017.3開發(fā)環(huán)境下進行邏輯軟件開發(fā)，包括對時鐘芯片AD9523-1、AD9144、DDS IP 核以及JESD204BIP核的參數(shù)配置，實現(xiàn)JESD204B協(xié)議。

在設(shè)計中，將AD9144配置為模式5，即兩個轉(zhuǎn)換器(converter)和四鏈路(lane)模式。通過內(nèi)置時鐘倍頻器將DAC采樣率配置為2.4 GHz，其中DAC0和DAC1分別用來轉(zhuǎn)換信號的I路和Q路。SERDOUT0和SERDOUT1分別傳輸通道DAC0的奇數(shù)采樣信號N/2+1和偶數(shù)采樣信號N/2，SERDOUT2和SERDOUT3奇數(shù)采樣信號N/2+1和偶數(shù)采樣信號N/2。每一個鏈路上的數(shù)據(jù)率：

其中，M為轉(zhuǎn)換器數(shù)，N為分辨率，L為鏈路數(shù)，F(xiàn)s為采樣率，A為插值濾波器值。當(dāng)Fs=2.4 GHz、M=2、N=16、L=4、A=4時，每個通道傳輸數(shù)據(jù)率為

因此，發(fā)射端GTX發(fā)射速率為6 Gbps。將FPGA JESD204B IP核配置為發(fā)射端，具體參數(shù)配置：每幀字節(jié)數(shù)F=2，多幀數(shù)K=32，鏈路數(shù)L=4。GTX核的參考時鐘為150 MHz，其線速率：

3 方案驗證與分析

信號產(chǎn)生硬件實物圖如圖4所示。

為驗證信號輸出性能，利用一臺安捷倫的DSO9254A示波器和一臺R&S的FSV30頻譜儀對輸出信號的波形及頻譜進行測試與分析。對單頻信號進行數(shù)據(jù)分析可知，輸出信號誤差小，精度較高，如表1所示。

表1 輸出頻率數(shù)據(jù)分析

圖5、圖6分別給出輸出150 MHz時的波形圖及頻譜圖。

對線性調(diào)頻信號進行分析。通過DAC內(nèi)集成的數(shù)字混頻器，設(shè)計產(chǎn)生中心頻率600 MHz、帶寬為200 MHz、脈寬10 μs的線性調(diào)頻信號。測試結(jié)果如下圖7、圖8。從頻譜圖可以看出，信號在DAC轉(zhuǎn)換器輸出后，在帶外雖有較小的雜散信號，但帶內(nèi)平坦度較好，信號高質(zhì)量合成。

4 結(jié)束語

本文通過對轉(zhuǎn)換器及JESD204B IP核的參數(shù)配置，以數(shù)字頻率合成技術(shù)為基礎(chǔ)，基于JESD204B協(xié)議，利用FPGA高速收發(fā)器GTX，設(shè)計實現(xiàn)了基于FPGA和數(shù)模轉(zhuǎn)換器DA9144芯片的6Gbps的高速數(shù)據(jù)傳輸以及高質(zhì)量信號合成，并對產(chǎn)生的模擬信號進行測試分析。結(jié)果表明，合成信號性能良好，可用于工程中。

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