吳 桐 ，閆 毅 ，王春梅

（1.中國(guó)科學(xué)院國(guó)家空間科學(xué)中心北京100190；2.中國(guó)科學(xué)院大學(xué)北京100010）

在無線通信系統(tǒng)的測(cè)試中，通常采用實(shí)地測(cè)試的方法，后來發(fā)展起來信道模擬手段，使通信系統(tǒng)的測(cè)試方法得以擴(kuò)展，測(cè)試效率大大提升[1]。隨著近年來數(shù)字信號(hào)處理的快速發(fā)展，信道模擬的結(jié)果也更加接近真實(shí)信道，信道模擬平臺(tái)也變得越來越復(fù)雜[2]。同時(shí)，信道模擬器或信道模擬平臺(tái)也關(guān)乎著現(xiàn)代通信前沿科技與國(guó)家發(fā)展[3]，是通信系統(tǒng)研制的試金石。

當(dāng)前信道模擬的方法主要有兩種，即純軟件方法[4]和純硬件方法[5-7]。然而純軟件實(shí)現(xiàn)的信道模擬平臺(tái)通常為浮點(diǎn)運(yùn)算，精度與實(shí)際通信系統(tǒng)硬件中的定點(diǎn)數(shù)偏差較大，并且一般在計(jì)算機(jī)中實(shí)現(xiàn)，其接口難以與實(shí)際通信設(shè)備連接；純硬件實(shí)現(xiàn)又有實(shí)現(xiàn)難度高，開發(fā)周期長(zhǎng)，可擴(kuò)展性低，靈活性差等問題。

文中將軟件方法和硬件方法進(jìn)行結(jié)合，充分發(fā)揮出軟件的靈活優(yōu)勢(shì)和硬件的高速優(yōu)勢(shì)，利用一片結(jié)合了ARM和FPGA的異構(gòu)處理器XC7Z020芯片，將實(shí)現(xiàn)了信道模擬器控制流的軟件放在ARM中，將實(shí)現(xiàn)了信道模擬器數(shù)據(jù)流的硬件放在FPGA中，二者通過AXI4總線進(jìn)行片內(nèi)通信，模擬平臺(tái)以方便通信系統(tǒng)測(cè)試。同時(shí)，引入軟件無線電的思想[8]，提高了系統(tǒng)的靈活性。

1 異構(gòu)處理器的構(gòu)成

1.1 結(jié)合ARM與FPGA的異構(gòu)處理器

常見的異構(gòu)處理器平臺(tái)只能把不同的處理器分別置于電路板上，采用布局走線將處理器連接起來，這樣導(dǎo)致處理器間接口不通用，每次改變都需要重新開發(fā)，同時(shí)布線的優(yōu)劣將大大影響處理器間的通信速率。為此，Xilinx公司將ARM硬核與FPGA邏輯核集成進(jìn)同一個(gè)芯片內(nèi)，形成了Zynq系列異構(gòu)處理器，片內(nèi)直接互聯(lián)的結(jié)構(gòu)使得處理器間的通信速率大大提升，也給軟硬件結(jié)合的設(shè)計(jì)方案提供了新的思路[9]。

異構(gòu)處理器XC7Z020芯片的內(nèi)部結(jié)構(gòu)如圖1所示，主要分為處理系統(tǒng)（PS）和可編程邏輯（PL）兩部分，PS以ARM為主，同時(shí)有浮點(diǎn)數(shù)引擎和中斷控制器，用于嵌入式軟件開發(fā)，PL以FPGA為主，該芯片的可編程邏輯數(shù)量大約與Xilinx Artix7相當(dāng)，用于硬件邏輯開發(fā)。

圖1 異構(gòu)處理器內(nèi)部結(jié)構(gòu)

1.2 異構(gòu)處理器內(nèi)部交互總線

ARM與FPGA的內(nèi)部交互方式主要有AXI總線、中斷、EMIO接口等，其中以AXI總線為最主要方式。

AXI總線主要分為3種：

1）AXI4，主要為解決高性能交互需求；

2）AXI4-lite，主要為解決低速、低吞吐率的交互需求，例如控制與狀態(tài)寄存器；

3）AXI4-stream，主要為解決高速數(shù)據(jù)流數(shù)據(jù)的交互需求。

2 通信信道模擬平臺(tái)設(shè)計(jì)

2.1 信道模擬算法設(shè)計(jì)

在通信信道中，最重要的便是加性高斯白噪聲（Additive White Gaussian Noise，AWGN）的模擬[10]。這類噪聲在自然界中十分普遍，也是影響通信系統(tǒng)性能的首要因素，因此AWGN噪聲是信道模擬平臺(tái)中必須能夠模擬出的因素。同時(shí)，在無線通信中，收發(fā)機(jī)之間的相對(duì)移動(dòng)會(huì)產(chǎn)生多普勒效應(yīng)[11]，對(duì)無線通信也有一定的影響。對(duì)于有測(cè)距功能的無線通信系統(tǒng)，信號(hào)傳播的延時(shí)是其關(guān)注的重點(diǎn)[12]?；诖?，文章主要對(duì)以上3種信道情形進(jìn)行模擬，即AWGN噪聲模擬、多普勒效應(yīng)模擬、延時(shí)模擬。

AWGN噪聲在硬件模擬中，一般主要采用的是Box_Muller算法[13]。該算法用公式表示如下：

其中，n為AWGN噪聲，，g(x2)=cos(2πx2)，是相互獨(dú)立的均勻分布隨機(jī)變量x1、x2的函數(shù)。

我們?cè)谶@里采用線性反饋移位寄存器（Linear Feedback Shifting Register，LFSR）來實(shí)現(xiàn)相互獨(dú)立的均勻分布隨機(jī)變量，利用ROM查找表來實(shí)現(xiàn)根方函數(shù)f(x1)和余弦函數(shù)g(x2)，實(shí)現(xiàn)原理框圖如圖2所示。

圖2 AWGN噪聲的生成原理

注意AWGN噪聲與輸入復(fù)信號(hào)是加法關(guān)系。

對(duì)于多普勒效應(yīng)的模擬，采用復(fù)數(shù)乘法即可簡(jiǎn)便快捷的實(shí)現(xiàn)，算法公式如下：

采用DDS算法可以容易的實(shí)現(xiàn)式中的正余弦項(xiàng)，最后與輸入信號(hào)經(jīng)過一級(jí)復(fù)數(shù)乘法器就可以實(shí)現(xiàn)多普勒效應(yīng)的模擬，實(shí)現(xiàn)原理框圖如圖3所示。

圖3 多普勒效應(yīng)的生成原理

對(duì)于延時(shí)的模擬，一方面可以采用RAM或FIFO實(shí)現(xiàn)大范圍的延時(shí)，另一方面可以采用多速率信號(hào)處理的方法[14]實(shí)現(xiàn)高精度的延時(shí)。

首先，信號(hào)經(jīng)過RAM或FIFO的整數(shù)倍延時(shí)，然后對(duì)信號(hào)進(jìn)行插值，插值倍數(shù)M取決于輸入信號(hào)的采樣率fs以及欲實(shí)現(xiàn)的延時(shí)精度Δt：

例如，本文中輸入信號(hào)的采樣率為60 Msps，欲實(shí)現(xiàn)的延時(shí)精度為0.1 ns，則有M為167。

插值后的信號(hào)需要經(jīng)過低通濾波器組，該濾波器組實(shí)現(xiàn)了兩次采樣之間的分?jǐn)?shù)延時(shí)，濾波器的系數(shù)是一個(gè)M倍插值后抗混疊濾波器的多相分解：

其中，h(n)為M倍插值后抗混疊濾波器的沖激響應(yīng)，h(r+nM)和Hr(zM)分別為多相分解后濾波器組的沖激響應(yīng)和頻率響應(yīng)。

最后經(jīng)過M倍抽取以恢復(fù)原始采樣率。

則可以得到延時(shí)模擬的原理框圖如圖4所示。

2.2 信道模擬平臺(tái)架構(gòu)設(shè)計(jì)

2.1節(jié)中的算法均為數(shù)據(jù)流，因此都應(yīng)當(dāng)被放在FPGA中實(shí)現(xiàn)，而控制模擬噪聲的功率、多普勒頻移的大小、延時(shí)的大小，都屬于控制流，因此應(yīng)當(dāng)放在ARM中實(shí)現(xiàn)。因此模擬平臺(tái)的實(shí)現(xiàn)架構(gòu)如圖5所示。

圖4 延時(shí)模擬的生成原理

圖5 通信信道模擬平臺(tái)架構(gòu)設(shè)計(jì)

圖中，射頻RF部分采用ADI公司高度集成的芯片AD9364[15]，其采樣率可達(dá)61.44 Msps，為了方便采樣和延時(shí)的計(jì)算而將其設(shè)定為了60 Msps。由于實(shí)現(xiàn)了軟硬件一體化設(shè)計(jì)，并且在ARM中植入了嵌入式Linux操作系統(tǒng)，因此將該平臺(tái)設(shè)計(jì)為一種便攜式的信道模擬設(shè)備，加入了視頻顯示和電源管理電路，同時(shí)充分利用嵌入式Linux的TCP/IP協(xié)議棧[16]，可以實(shí)現(xiàn)設(shè)備的遠(yuǎn)程控制。該架構(gòu)的實(shí)現(xiàn)方式充分體現(xiàn)了軟件無線電的軟件控制硬件的思想。

3 算法實(shí)測(cè)驗(yàn)證結(jié)果與分析

將2.1節(jié)中的3種通信信道模擬算法在ARM+FPGA硬件平臺(tái)上進(jìn)行設(shè)計(jì)實(shí)現(xiàn)，并利用標(biāo)準(zhǔn)儀器進(jìn)行了測(cè)試測(cè)量。

3.1 系統(tǒng)配置方式

在嵌入式Linux系統(tǒng)中利用配置軟件或Shell命令配置AD9364的采樣率為60 MHz，前端模擬帶寬為最大值56 MHz，然后利用同樣的配置方式，配置AD9364的射頻頻率分別為2 GHz、2.52 GHz、2.68 GHz，這樣配置的原因是為了適應(yīng)被測(cè)通信系統(tǒng)的射頻頻率，實(shí)際上也可以按需配置成70 MHz～6 GHz中的任意頻率。

最后，在圖5嵌入式軟件或TCP客戶端中依次改變AWGN噪聲大小、多普勒頻移大小、延時(shí)大小，進(jìn)行系統(tǒng)觀測(cè)與測(cè)量。

3.2 實(shí)測(cè)結(jié)果與分析

采用N9030A頻譜儀測(cè)試AWGN噪聲功率，該頻譜儀應(yīng)設(shè)置為Channel Power模式，實(shí)際計(jì)算出的噪聲功率與頻譜儀測(cè)試結(jié)果如表1所示。

表1 AWGN噪聲模擬實(shí)測(cè)結(jié)果（單位：dBm）

從表1中可以看到，在不同本振頻率下，最終模擬平臺(tái)的AWGN模擬的誤差均在0.5 dBm以內(nèi)。若要提高模擬精度，就需要提高圖2中ROM的存儲(chǔ)位寬和幅度控制信號(hào)位寬。

采用E4438C信號(hào)源和N9030A頻譜儀聯(lián)合測(cè)試，可以得到實(shí)測(cè)多普勒頻移的模擬結(jié)果，如所示。

從表2可以看出，在不同本振頻率下，最終模擬出的多普勒頻移精度均在1kHz以內(nèi)。若要提高模擬精度，則需要提高AD9364的晶振穩(wěn)定度。

采用E5071C矢量網(wǎng)絡(luò)分析儀可以測(cè)量出平臺(tái)的延時(shí)模擬結(jié)果，需要將矢量網(wǎng)絡(luò)分析儀的測(cè)量模式設(shè)置為“Group Delay”，還要設(shè)置分析儀的多次平均和孔徑平滑功能。于是測(cè)出平臺(tái)的延時(shí)結(jié)果如表3所示。

表3 延時(shí)模擬的實(shí)測(cè)結(jié)果（單位：ns）

從表3中可以看出，在不同本振頻率下，延時(shí)模擬的最大（max）誤差均不超過0.1ns。欲增加延時(shí)模擬的精度，則可以通過提高采樣率或增大M的方法。

4 結(jié) 論

文章提出了一種基于異構(gòu)處理器的軟硬件結(jié)合通信信道模擬平臺(tái)設(shè)計(jì)方法。該方法使用一片ARM+FPGA的異構(gòu)處理器，在ARM中使用嵌入式軟件方法實(shí)現(xiàn)了模擬平臺(tái)的AWGN噪聲幅度控制、多普勒頻移大小控制和延時(shí)大小控制，在FPGA中使用硬件方法實(shí)現(xiàn)了AWGN噪聲模擬算法、多普勒效應(yīng)模擬算法和多相濾波延時(shí)模擬算法。最后使用標(biāo)準(zhǔn)儀器對(duì)該平臺(tái)的測(cè)試結(jié)果與分析表明，AWGN模擬精度達(dá)到0.5 dBm，多普勒頻移精度達(dá)到1 kHz，延時(shí)精度達(dá)到0.1 ns。信道模擬結(jié)果正確有效，可以適用于無線通信系統(tǒng)的測(cè)試。未來在該平臺(tái)上還可以擴(kuò)展性的加入衰落模擬、相位噪聲模擬等功能。

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