韓劍南, 胡遼林

(西安理工大學(xué) 機(jī)械與精密儀器工程學(xué)院,西安 710048)

圖像處理、機(jī)器視覺(jué)等技術(shù)是當(dāng)今工程領(lǐng)域的熱門課題,圖像傳輸系統(tǒng)的高速化、網(wǎng)絡(luò)化已經(jīng)成為這個(gè)方向的一個(gè)重要組成部分,也被視為國(guó)內(nèi)外相關(guān)領(lǐng)域的焦點(diǎn)[1]. 隨著攝像頭硬件性能的提升,圖像的像素量也大幅提高. 圖像傳輸設(shè)備的高速化和集成化已經(jīng)成為主流發(fā)展方向.

針對(duì)網(wǎng)絡(luò)數(shù)據(jù)傳輸?shù)挠布到y(tǒng),現(xiàn)在主流的方案都源自不同的嵌入式平臺(tái)進(jìn)行搭建. 各自硬件方案都有各自的優(yōu)缺點(diǎn),而達(dá)到速度、效率和移植性三者之間的平衡才是以太網(wǎng)傳輸系統(tǒng)設(shè)計(jì)的關(guān)鍵. 千兆以太網(wǎng)傳輸硬件系統(tǒng)[2-5]主要有：

(1)基于進(jìn)階精簡(jiǎn)指令集機(jī)器(Advanced RISC Machines,ARM)的硬件平臺(tái). 該平臺(tái)需要ARM的芯片配上千兆網(wǎng)卡,運(yùn)行在Linux系統(tǒng)下. 此硬件平臺(tái)有使用C語(yǔ)言編程,易于移植在同類芯片,指令集兼容性好等優(yōu)點(diǎn). 但其缺點(diǎn)也很突出,因?yàn)橐刖W(wǎng)卡,所以需要編寫驅(qū)動(dòng)文件,不同網(wǎng)卡驅(qū)動(dòng)不兼容,維護(hù)成本高,操作復(fù)雜.

(2)基于數(shù)字信號(hào)處理(Digital Signal Processing,DSP)芯片的硬件平臺(tái). 對(duì)于網(wǎng)絡(luò)而言,DSP內(nèi)也有集成的以太網(wǎng)接口芯片. 在編寫程序時(shí),可以調(diào)用庫(kù)文件實(shí)現(xiàn)以太網(wǎng)的通信,所以DSP平臺(tái)相較ARM平臺(tái)來(lái)說(shuō)開發(fā)更容易. 但是,該平臺(tái)軟件開發(fā)的庫(kù)文件冗余,裁剪和自定義難度大,系統(tǒng)設(shè)計(jì)靈活性不高. 同時(shí)因?yàn)镈SP采用串行指令流和中斷機(jī)制,也產(chǎn)生了系統(tǒng)執(zhí)行效率不高的問(wèn)題.

(3)基于現(xiàn)場(chǎng)可編程門陣列(Field Programmable Gate Array,FPGA)的硬件平臺(tái). FPGA具有邏輯資源多,集成度高,處理速度快,執(zhí)行效率高,編程靈活等特點(diǎn). 針對(duì)網(wǎng)絡(luò)應(yīng)用,常使用FPGA和物理層(Physical Layer,PHY)芯片的這種硬件組合. PHY芯片處于OSI模型的物理層,是一種與外部信號(hào)相連的接口芯片. 主要作用是定義了數(shù)據(jù)傳輸所需要的電平標(biāo)準(zhǔn)、時(shí)鐘基準(zhǔn)和數(shù)據(jù)編碼等信息,并向數(shù)據(jù)鏈路層提供接口標(biāo)準(zhǔn). 該系統(tǒng)不用調(diào)用庫(kù)函數(shù)或者使用串行指令,不需要驅(qū)動(dòng)的編寫. 通過(guò)分模塊編寫Verilog代碼,完成介質(zhì)訪問(wèn)控制層(Media Access Control,MAC)配置和PHY芯片的配置,相對(duì)靈活地實(shí)現(xiàn)用戶數(shù)據(jù)報(bào)協(xié)議/因特網(wǎng)互聯(lián)協(xié)議(User Datagram Protocol/Internet Protocol,UDP/IP)協(xié)議.

針對(duì)這種非壓縮、大數(shù)據(jù)量的特點(diǎn),本文設(shè)計(jì)了一種基于FPGA硬件數(shù)據(jù)自定義UDP/IP協(xié)議的千兆網(wǎng)絡(luò)圖傳系統(tǒng)的解決方案. UDP/IP協(xié)議主要用在同步通信或者強(qiáng)調(diào)實(shí)時(shí)性的通信中,該協(xié)議是面向無(wú)連接的通信,所以任何時(shí)刻都能發(fā)送數(shù)據(jù)[6-8]. 而且,因?yàn)樗幚磉^(guò)程很簡(jiǎn)單,所以適合進(jìn)行高速處理. 利用FPGA的高速性、靈活性、硬件資源豐富等特點(diǎn),實(shí)現(xiàn)硬件UDP/IP協(xié)議棧,達(dá)到高速傳輸?shù)哪康?

1 系統(tǒng)總體框架設(shè)計(jì)

系統(tǒng)選用Xilinx公司XC6SLX45T芯片作為硬件開發(fā)平臺(tái),并外接VSC8601芯片、ADV7513芯片和三代雙倍數(shù)據(jù)速率(Double Data Rate 3,DDR3)SDRAM芯片. VSC8601芯片作為千兆以太網(wǎng)的PHY芯片,用于規(guī)定以太網(wǎng)物理層電平標(biāo)準(zhǔn)等. ADV7513芯片作為高清晰度多媒體接口(High Definition Multimedia Interface,HDMI)輸出圖像信息. DDR3 SDRAM主要用于緩存大量圖像信息. 由于DUP/IP協(xié)議模塊使用125 MHz的時(shí)鐘,接收數(shù)據(jù)和發(fā)送數(shù)據(jù)各使用4根數(shù)據(jù)線發(fā)送DDR數(shù)據(jù),所以傳輸速度可以達(dá)到千兆級(jí)別.

系統(tǒng)設(shè)計(jì)原理,如圖1所示. PC機(jī)將圖像信息以UDP協(xié)議封裝的形式,通過(guò)雙絞線發(fā)送到以太網(wǎng)PHY芯片. 由于以太網(wǎng)傳輸數(shù)據(jù)采用吉比特介質(zhì)獨(dú)立接口(Reduced Gigabit Media Independent Interface,RGMII)進(jìn)行傳輸數(shù)據(jù),所以FPGA與PHY芯片之間通信,需要在FPGA端編寫雙倍數(shù)據(jù)速率(Double Data Rate,DDR)數(shù)據(jù)和單倍數(shù)據(jù)速率(Single Data Rate,SDR)數(shù)據(jù)之間的轉(zhuǎn)換模塊. SDR數(shù)據(jù)經(jīng)過(guò)UDP/IP協(xié)議模塊,將圖像信息存入DDR3控制模塊. 當(dāng)一幅圖像存儲(chǔ)完后,會(huì)產(chǎn)生一個(gè)標(biāo)志信息,UDP/IP協(xié)議模塊會(huì)將圖像信息封裝起來(lái),按照UDP/IP協(xié)議的格式,發(fā)給PHY芯片. PHY芯片通過(guò)雙絞線將數(shù)據(jù)發(fā)給PC機(jī). 同時(shí)圖像顯示控制模塊也會(huì)不停讀取DDR3 SDRAM中的圖像信息,通過(guò)HDMI接口芯片顯示在顯示器上.

圖1 系統(tǒng)設(shè)計(jì)原理

2 功能模塊設(shè)計(jì)

2.1 UDP/IP協(xié)議模塊

系統(tǒng)根據(jù)UDP/IP協(xié)議定義以下用于傳輸圖像的UDP/IP協(xié)議,如圖2所示. 圖中第一行為UDP/IP協(xié)議報(bào)頭格式,屬于國(guó)際標(biāo)準(zhǔn)格式[9]. 在UDP/IP數(shù)據(jù)內(nèi)容中,用戶可以自定義協(xié)議,用來(lái)傳輸用戶的數(shù)據(jù),如圖2中第二行和第三行. 發(fā)送數(shù)據(jù)時(shí),需要先發(fā)送一個(gè)數(shù)據(jù)頭包,然后再發(fā)送數(shù)據(jù)信息. 由于UDP協(xié)議規(guī)定,每個(gè)UDP報(bào)文長(zhǎng)度不得超過(guò)1500個(gè)字節(jié),而一個(gè)像素占3個(gè)字節(jié),400個(gè)像素即1200個(gè)字節(jié). 現(xiàn)定義一個(gè)數(shù)據(jù)包最多攜帶400個(gè)像素信息,所以傳輸一幅1024×768個(gè)像素的圖像的一行(1024個(gè)像素點(diǎn)),需要分3個(gè)數(shù)據(jù)包發(fā)送.

當(dāng)UDP/IP協(xié)議模塊接收到圖像信息時(shí),需要先將PHY芯片發(fā)來(lái)的信息通過(guò)時(shí)序邏輯,將數(shù)據(jù)的時(shí)序穩(wěn)定. PHY芯片的時(shí)鐘需要經(jīng)過(guò)一個(gè)數(shù)字時(shí)鐘管理(Digital Clock Manager,DCM)延遲90度相位,這樣能夠提高時(shí)鐘采集數(shù)據(jù)的穩(wěn)定性[10,11]. 將穩(wěn)定后的數(shù)據(jù)經(jīng)過(guò)循環(huán)冗余校驗(yàn)(Cyclic Redundancy Check 32,CRC32)解碼模塊后,通過(guò)像素提取模塊將像素信息提取出來(lái)[12],將像素信息經(jīng)過(guò)DDR3控制模塊寫入DDR3. 當(dāng)一幅圖像存儲(chǔ)完后,DDR3控制模塊會(huì)產(chǎn)生一個(gè)標(biāo)志,成幀模塊會(huì)將像素打包成UDP協(xié)議幀,在經(jīng)過(guò)校驗(yàn)和算法模塊添加校驗(yàn)和,最后通過(guò)CRC32編碼生成完整的UDP報(bào)文. 此時(shí)UDP報(bào)文是SDR數(shù)據(jù),需要經(jīng)過(guò)變換成DDR數(shù)據(jù)發(fā)送給PHY芯片,最后PC機(jī)接收到數(shù)據(jù),完成圖像傳輸.

2.2 DDR3控制模塊

針對(duì)DDR3 SDRAM來(lái)說(shuō),Xilinx公司XC6SLX45T芯片中內(nèi)置內(nèi)存控制塊(Memory Controller Block,MCB)硬核,MCB是用來(lái)控制DDR3 SDRAM. 而用戶需要編寫一個(gè)控制MCB的模塊,實(shí)現(xiàn)控制MCB模塊,間接控制DDR3 SDRAM[13,14],其控制結(jié)構(gòu)如圖3所示.

命令先入先出隊(duì)列(First Input First Output,FIFO)用于接收DDR3 SDRAM的讀寫指令,每當(dāng)MCB模塊接收到讀或?qū)懼噶詈?便會(huì)將數(shù)據(jù)FIFO中的數(shù)據(jù)讀走或?qū)懭?存入或讀取DDR3 SDRAM. 控制MCB模塊的Modelsim仿真波形如圖4所示. MCB模塊設(shè)置為突發(fā)長(zhǎng)度為64.

2.3 圖像顯示控制模塊

當(dāng)DDR3 SDRAM芯片上電,該芯片需要初始化. 之后會(huì)產(chǎn)生一個(gè)標(biāo)志信號(hào). 只要該標(biāo)志信號(hào)拉高,則圖像顯示模塊一直循環(huán)從DDR3開始讀數(shù)據(jù). 由于MCB讀出的時(shí)鐘頻率是125 MHz,而720 P的圖像顯示時(shí)鐘頻率是65 MHz,所以需要FIFO進(jìn)行跨時(shí)鐘域. 而控制FIFO讀數(shù)據(jù)到HDMI需要設(shè)定一個(gè)閾值,實(shí)驗(yàn)設(shè)定的閾值是1524個(gè)數(shù)據(jù),當(dāng)FIFO內(nèi)數(shù)據(jù)超過(guò)該閾值則進(jìn)行讀數(shù)據(jù)到HDMI,并且MCB只有在FIFO內(nèi)數(shù)據(jù)小于該閾值時(shí),才向FIFO內(nèi)寫數(shù)據(jù). 其讀寫時(shí)序如圖5.

圖4 Modelsim仿真波形

圖5 圖像數(shù)據(jù)FIFO時(shí)序

3 系統(tǒng)測(cè)試

系統(tǒng)的硬件測(cè)試平臺(tái)如圖6所示,左顯示器用于HDMI顯示PC機(jī)發(fā)來(lái)的圖像,右顯示器用于操作PC機(jī)軟件,PC端的軟件可以顯示FPGA發(fā)來(lái)的圖像預(yù)覽圖,如圖7所示. 系統(tǒng)將硬件開發(fā)平臺(tái)用雙絞線與計(jì)算機(jī)直接相連,先將圖像通過(guò)PC機(jī)發(fā)送給FPGA,FPGA收到該圖像后,將圖像通過(guò)HDMI顯示到顯示器上,同時(shí)將數(shù)據(jù)重新打包,將圖像信息以UDP協(xié)議封裝成數(shù)據(jù)包,通過(guò)網(wǎng)線發(fā)送到計(jì)算機(jī)上,計(jì)算機(jī)收到后,軟件顯示收到的圖像預(yù)覽圖.

圖8是使用Wireshark軟件抓取網(wǎng)絡(luò)數(shù)據(jù)包,用該軟件可以捕獲到FPGA發(fā)送給PC機(jī)的UDP協(xié)議封裝的圖像數(shù)據(jù). 可以從圖8中看出,計(jì)算機(jī)收到的數(shù)據(jù)符合UDP/IP協(xié)議報(bào)文格式,數(shù)據(jù)信息為頭包+數(shù)據(jù)包方式傳輸,并且一行圖像分成了三包數(shù)據(jù)發(fā)送.

圖9是使用ChipScope軟件抓取的FPGA內(nèi)部信號(hào)的時(shí)序圖,ChipScope不同于Modelsim仿真軟件,它顯示的時(shí)序邏輯并不是仿真波形,而是開發(fā)板中的實(shí)際波形. 從圖9可以看出FPGA發(fā)出的數(shù)據(jù)包格式正確,硬件系統(tǒng)功能正常.

圖6 硬件測(cè)試平臺(tái)

圖10是使用Wireshark軟件獲取的以太網(wǎng)吞吐量,可以看出傳輸速度是90124包/s. 一個(gè)數(shù)據(jù)包是1200個(gè)字節(jié),一個(gè)字節(jié)是8 bit. 經(jīng)過(guò)簡(jiǎn)單計(jì)算可以得到傳輸速度是865.19 Mbit/s. 由于數(shù)據(jù)包之間會(huì)有包間隔時(shí)間,所以不能真正達(dá)到1024 Mbit/s的速度.

4 結(jié)論

本系統(tǒng)以FPGA和PHY芯片作為硬件平臺(tái),硬件實(shí)現(xiàn)UDP/IP協(xié)議棧封裝圖像信息. 系統(tǒng)設(shè)計(jì)靈活、體積小、速度快,能夠滿足高速傳輸圖像的要求. 由于系統(tǒng)MAC層協(xié)議是Verilog編程實(shí)現(xiàn),所以調(diào)整方便、成本低、接口簡(jiǎn)單. 實(shí)驗(yàn)測(cè)試結(jié)果表明,系統(tǒng)傳輸數(shù)據(jù)穩(wěn)定,傳輸速度可達(dá)865.19 Mbit/s,易于維護(hù),便于移植,為高清圖像傳輸提供了一種良好的解決方案,應(yīng)用前景廣泛.

1俞鵬煒,任勇,馮鵬,等. 基于FPGA 的千兆以太網(wǎng)CMOS圖像數(shù)據(jù)傳輸系統(tǒng)設(shè)計(jì). 國(guó)外電子測(cè)量技術(shù),2016,35(11)： 76-81. [doi： 10.3969/j.issn.1002-8978.2016.11.018]

2付高原,郭臣,潘進(jìn)勇,等. 基于FPGA的UDP點(diǎn)對(duì)點(diǎn)傳輸協(xié)議實(shí)現(xiàn). 電子設(shè)計(jì)工程,2017,25(2)： 181-184.

3姜興家,劉布民,何春梅,等. 一種基于FPGA實(shí)現(xiàn)的視頻流可靠傳輸方案. 物聯(lián)網(wǎng)技術(shù),2014,4(2)： 44-46.

4王宇聰,韓啟祥,蔡惠智. 聲納信號(hào)處理中UDP協(xié)議數(shù)據(jù)傳輸研究與設(shè)計(jì). 現(xiàn)代電子技術(shù),2012,35(1)： 78-79,84.

5侯義合,張冬冬,丁雷. 基于FPGA+MAC+PHY的千兆以太網(wǎng)數(shù)傳系統(tǒng)設(shè)計(jì). 科學(xué)技術(shù)與工程,2014,14(19)：275-279. [doi： 10.3969/j.issn.1671-1815.2014.19.053]

6顧穎彥. 反射內(nèi)存網(wǎng)實(shí)時(shí)通信技術(shù)的研究. 計(jì)算機(jī)工程,2002,28(7)： 143-144,257.

7李勛,劉文怡. 基于FPGA的以太網(wǎng)接口設(shè)計(jì)與實(shí)現(xiàn). 自動(dòng)化與儀表,2014,29(5)： 57-60.

8肖衛(wèi)國(guó),爾聯(lián)潔,謝廷毅,等. 基于共享內(nèi)存機(jī)制微機(jī)實(shí)時(shí)網(wǎng)的數(shù)據(jù)傳輸實(shí)時(shí)性研究. 系統(tǒng)仿真學(xué)報(bào),2004,16(8)：1717-1720.

9沈?yàn)t波,聶玉鑫. 基于UDP協(xié)議的數(shù)據(jù)橋接單元設(shè)計(jì). 聲學(xué)與電子工程,2012,(1)： 27-29.

10Zhao LD. Using UDP datagram to realize a distributed control mode at high-speed data communication. Physics Procedia,2012,(25)： 886-891. [doi： 10.1016/j.phpro. 2012.03.173]

11高富強(qiáng),夏禹,戴正國(guó),等. 基于UDP的工業(yè)CT數(shù)據(jù)傳輸系統(tǒng). 核電子學(xué)與探測(cè)技術(shù),2012,32(3)： 311-315,347.

12陳杰華. 基于FPGA的IP數(shù)據(jù)報(bào)的提取模塊的設(shè)計(jì). 福建電腦,2010,26(2)： 125-126.

13范璐,顧國(guó)華,陳錢. 基于多路UDP的紅外圖像采集. 數(shù)據(jù)采集與處理,2012,27(S1)： 186-189.

14胡冠敏,徐志軍,許廣杰. 基于FPGA的硬件協(xié)議棧精簡(jiǎn)實(shí)現(xiàn). 軍事通信技術(shù),2011,32(3)： 61-65.