歐樂慶　鄭　堅　劉文松　唐　路　逯　帥

（1.中國電子科技集團公司第二十八研究所　南京　210000）（2.東南大學信息科學與工程學院　南京　210096）

1　引言

隨著通信技術的發(fā)展，光纖通信的廣泛應用已經成為信息化社會的基本前提和重要標志。在光纖通信中，10Gb/s高速光纖通信系統(tǒng)是目前主要的光纖通信標準之一，10Gb/s光纖通信系統(tǒng)收發(fā)機中關鍵電路的設計具有重要意義。

光纖通信收發(fā)機系統(tǒng)的原理如圖1所示。在發(fā)送端，復接器將多路低速信號復接成一路高速信號，激光驅動器驅動激光二極管將電信號轉換為光信號后通過光纖傳輸。在接收端，光信號由光電二極管轉化為電信號，微弱的電信號經過前置大器和主放大器放大后，由時鐘恢復電路和數據判決電路分別從中恢復出時鐘信號和數據信號，最后由分接器把高速信號還原成原始的多路低速信號［1］。

圖1　光纖通信收發(fā)機系統(tǒng)結構原理圖

本文采用0.13μMCMOS工藝，以一種改進型的增益級電路為基礎，設計一種具有雙延時路徑結構的應用于光纖通信收發(fā)機中時鐘恢復電路的環(huán)形壓控振蕩器（VCO）。

2　時鐘恢復系統(tǒng)簡介

時鐘恢復電路的作用是從輸入的數據信號中提取出時鐘信號，這一時鐘信號必須是與輸入數據信號相關聯(lián)的時鐘信號同步。鎖相環(huán)（PLL）是一個能夠跟蹤輸入信號相位的閉環(huán)自動控制系統(tǒng)，可被用于時鐘恢復［2］。本文所設計的VCO所在的鎖相環(huán)時鐘恢復系統(tǒng)的結構如圖2所示。

圖2　鎖相環(huán)時鐘恢復系統(tǒng)結構

當鎖相環(huán)工作時，將輸入的非歸零（NRZ）數據信號通過序列鑒頻鑒相器、電荷泵、濾波器等電路的處理，產生一個控制電壓用于控制VCO以產生時鐘恢復信號。在這個過程中，整個鎖相環(huán)可以視為一個頻率自適應的帶通高Q值濾波器，輸入的NRZ數據信號可直接進入鎖相環(huán)，經過鎖相環(huán)的窄帶濾波再生出時鐘信號。該系統(tǒng)要求其中的VCO的振蕩頻率達到10GHz，并具有較低的相位噪聲。

3　電路設計

VCO是鎖相環(huán)的關鍵部件。它是在振蕩器的基礎上引入控制端，實現電壓控制振蕩頻率的功能［3］。壓控振蕩器是通過自激方式把直流電能變換為交流電能的一種電子線路。根據電路結構的不同，VCO可分為環(huán)形VCO與LC型VCO兩類。相較于LC型VCO，環(huán)形VCO具有易于片上集成，無需額外工藝步驟，占用芯片面積小等優(yōu)點，有利于集成電路的生產與成本核算。因此，本文中的VCO采用了以差分對放大器結構作為單級增益級電路的環(huán)形VCO的結構實現。

環(huán)形VCO的基本結構如圖3所示。環(huán)形VCO一般由多級電路組成，并且將最后一級的輸出與第一級的輸入相連形成環(huán)路。其中每級電路，即每個增益級單元，也可稱為一個延遲單元。若一個環(huán)路有N級延遲單元組成，則每級延遲單元必須提供π/N的相移，剩余的相移π由直流反相部分完成。

環(huán)形VCO的增益級的級數是由各種因素綜合決定的，如速率、功耗、噪聲性能等。在大多數設計中，以差分放大器作為增益級單元的環(huán)形VCO一般為三到五級，這樣可以獲得最優(yōu)的性能。本文中的環(huán)形VCO采用了四級增益級［4］。

圖3　環(huán)形VCO基本結構框圖

為了確保環(huán)形VCO起振，每一級增益級的直流增益必須滿足：

在實際的電路設計中，隨著振蕩幅度的增加，每一級將進入非線性甚至出現振幅受限的現象。因此在大信號振蕩情況下，振蕩器中每級增益級的直流增益需要比式（1）中的理論值高出2～3倍才能保證環(huán)形振蕩器的平均環(huán)路增益能夠始終為1。

當級數 N=4時，由式（1）可以求得 A0≈1.414。即當環(huán)路中每級電路的增益至少為1.414時，才能保證振蕩器處于振蕩狀態(tài)，要使電路快速起振，還要求A0＞1.414。

要提高環(huán)形振蕩器的頻率，關鍵在于減小單個延遲單元的延遲時間。目前用于提高振蕩頻率的方法主要有兩種：一種稱為前饋或雙延遲路徑技術，即通過改變環(huán)路的結構來減少單元延遲；另一種是采用矢量疊加法，通過改變延遲單元內部的連線來減少延遲。本文采用了前一種方法以減小延遲單元的延遲時間。圖4所示為本文所設計的環(huán)形VCO的系統(tǒng)結構，由該圖可見，該環(huán)形VCO由四級增益級構成，并采用了雙延時路徑技術連接的環(huán)路結構。

圖4　采用雙路延時路徑的環(huán)形VCO的系統(tǒng)結構框圖

該結構基本原理為環(huán)形振蕩器由兩條環(huán)路構成，即主環(huán)路和二級環(huán)路。主環(huán)路是連接每級延遲單元的NMOS輸入對管與前一級差分輸出對管的環(huán)路（連接原則為將極性相反的端連接）。二級環(huán)路是連接每級延遲單元的PMOS輸入對管與前兩級的差分輸出對（連接原則為將極性相同的端連接）。由于在相同柵長和柵寬下，PMOS管的速度比NMOS管的速度要慢，為了減少單個增益級的延時，因此采用提前開啟PMOS管來實現。另外，采用雙路延時還起到增大控制電壓范圍的作用［5］。

本文中每個增益級采用圖5所示的差分放大器結構實現。由圖5可知，在該電路中，NMOS管N1、N2構成主環(huán)路的輸入對管，PMOS管P1、P2構成二級環(huán)路的輸入對管。PMOS管的P5、P6構成延遲單元中的一對可控負載對。當NMOS對管的電壓Vp+低于N管的開啟電壓時，N1管截止。由于Vs+端的輸入電壓比Vp+到達的早，二級環(huán)路的輸入P對管已經處于導通狀態(tài)，并將源電流導向輸出節(jié)點的負載電容上，于是輸出節(jié)點的電壓從低到高的時間就縮短了，這樣整個增益級的總體延時就會縮短，提高了振蕩頻率［6］。

圖5　增益級電路結構

在圖5所示的電路中，晶體管N3、N4構成電路的可控尾電流源，并采用一個電容進行耦合，電容的大小影響著振蕩器的起振時間、振蕩頻率、相位噪聲和振蕩幅度，對它的取值應在上述幾個參數進行綜合考慮。為了避免頻率調諧極度情況下的振蕩損失，在輸出管額外增加了一對PMOS負載對P3和P4，這對負載和可控負載對成并列關系。將P3和P4的柵極直接接地，于是這對P管將工作在三極管區(qū)，它們與可控負載對管P5和P6一起，在幾乎整個振蕩周期中都會工作在三極管區(qū)。上述措施可以有效減少閃爍噪聲，并且還能夠起到增大控制電壓Vtune范圍的作用［7～10］。

VCO的輸出接口電路結構如圖6所示，該電路為在壓控振蕩器與負載間的緩沖隔離級。電路采用簡單的差分放大器結構實現，負載為R1、R2的阻值均為50Ω。

圖6　輸出接口電路結構

環(huán)形VCO的版圖如圖7所示，面積約為100μm×100μm，電源電壓為1.2V。由于電路結構總體對稱，故用對稱結構布局。各主要元件之間不能一味追求面積小使其靠的太近，合適的距離才能減少寄生影響，使得電路正常工作。元件布局完成后，要進行連線。同一節(jié)點最好在芯片內部相連，以確保電壓電位相同，如要將位于版圖左右兩邊的控制電壓內部相連。但是這樣將引出許多平行的長連線，產生寄生效應。減少寄生參數的一種方法是盡量讓這些金屬連線走不同的金屬層，同時距離越遠越好。在繪制過程中采用半電路版圖設計完畢后采用鏡像方式復制，這樣可以避免出錯，并保證尺寸對稱工整。

圖7　環(huán)形VCO版圖

圖8為控制電壓Vtune=0.3V的電路版圖后仿真瞬態(tài)波形，VCO的振蕩建立時間小于1ns。

圖9為圖8瞬態(tài)波形的局部放大圖。由圖可見，電路的輸出信號的峰峰值達到了300mV。

圖10為電路版圖后仿真所得到VCO壓控特性曲線。由圖10可知，VCO的控制電壓Vtune在0～1.2V之間變化時，振蕩器都可以振蕩。在0～0.8V之間變化時有較好的線性度。VCO的的振蕩頻率范圍為 6.20GHz～11.50GHz。

圖8　Vtune=0.3V時的后仿真瞬態(tài)波形

圖9　Vtune=0.3V時的后仿真瞬態(tài)波形局部放大

圖10　后仿真VCO壓控特性

圖11　Vtune=0.3V時的后仿真相位噪聲

圖11為控制電壓Vtune=0.3V時電路版圖后仿真所得到VCO輸出信號的相位噪聲特性。由圖11可知，當Vtune=0.3V時，VCO的振蕩頻率為8.66GHz，頻偏10MHz處相位噪聲為-108dBc/Hz。

電路后仿真表明在電源電壓為1.2V時，控制電壓可在0～1.2V之間變化，電路可以工作在6.2～11.5GHz。當振蕩頻率為 8.66GHz 時，頻偏10MHz處的相位噪聲為-108.5dBc/Hz。從后仿真結果可知，該壓控振蕩器不僅有較寬的調諧范圍，還具有較好的相位噪聲性能。

4　結語

本文采用0.13-μMCMOS工藝設計了用于光纖通信收發(fā)機中鎖相環(huán)時鐘恢復電路的環(huán)形VCO。以一種改進型的差分放大器結構為基礎實現了環(huán)形電路中增益級電路，環(huán)形VCO的整體架構采用了雙延時路徑結構的，從而有效減小了振蕩器的噪聲，并且增加了振蕩器的調諧范圍。電路的版圖后仿真結果顯示所設計環(huán)形VCO可工作在6.20GHz～11.50GHz頻段，具有較低的相位噪聲，達到了設計要求。

［1］王志功.光纖通信集成電路設計［M］.北京：高等教育出版社，2003.WANG Z.Design of integrated circuits for optical communications［M］.Beijing：Higher Education Express，2003.

［2］Liu Y，Wang Z，Wei A L.2.5Gb/s 0.18μMCMOSClock and Data Recovery Circuit［J］.Chinese Journal of Semiconductors，2007：354-355.

［3］Razavi B.A study of phase noise in CMOS oscillators［J］.IEEE Journal of Solid-State Circuits，2002，31（3）：331-343.

［4］Liu L，ZWang，Q Lin，etal.Monolithical integrated CMOS injected synchronized ring VCO for SDH STM-16 Systems［J］.Chinese Journal of Semiconductors，2004，25（7）：762-765.

［5］Lu P.A 5 GHz 90-nm CMOSall digital phase-locked loop［M］.Kluwer Academic Publishers，2011.

［6］Lee T H，Hajimiri A.Oscillator phase noise：a tutorial［C］//IEEE J.Solid-State Circuits.2000：326-336.

［7］Hajimiri A，Lee T H.Design issues in CMOS differential LC oscillators［J］.IEEE Journal of Solid-State Circuits，1999，34（5）：717-724.

［8］Fan T，Wang Z，Tang L.A nonlinear phase frequency detector and improved charge pump architecture to achieve fast locking of phase-locked loop［J］.Advances in Electrical&Electronics Engineering，2014：279-288.

［9］Gao P，Wang Z，Xu J，etal.A low power variable gain amplifier with 50-dB dynamic range［C］//Microwave Workshop Series on Millimeter Wave Wireless Technology and Applications.IEEE，2012：1-4.

［10］Wu Y Q，Wang ZG，Xu J，etal.Wideband noise cancelling LNA with tunable active inductor for DRM/DAB receiver［C］//International Conference on Microwave and MillimeterWave Technology.IEEE，2012：1-4.