陳 志,張洪波,何奎龍
(四川九洲電器集團(tuán)有限責(zé)任公司預(yù)研部,綿陽(yáng) 621000)
在突發(fā)通信中,接收機(jī)接收到的信號(hào)可能來(lái)自不同的發(fā)射機(jī),每個(gè)突發(fā)的同步參數(shù)都需要獨(dú)立估計(jì)。因此,突發(fā)OFDM傳輸系統(tǒng)一般都采用添加同步頭,通過(guò)犧牲一定的傳輸效率獲得可靠的同步性能。本文提出一種利用訓(xùn)練符號(hào)完成頻偏和定時(shí)估計(jì)的聯(lián)合算法,頻偏估計(jì)和校正先于定時(shí),避免了殘余載波頻偏對(duì)定時(shí)同步的影響,定時(shí)估計(jì)不存在“平坦區(qū)”。仿真和系統(tǒng)實(shí)測(cè)表明,本文所采用的方法實(shí)時(shí)性好、魯棒性高、計(jì)算量少,具有較高的應(yīng)用價(jià)值。
OFDM系統(tǒng)的同步序列必須具有較低的峰均比,并且其頻譜形狀最好和數(shù)據(jù)部分形狀一致。本文采用Chu序列作基礎(chǔ),按照下圖方式構(gòu)造同步訓(xùn)練序列:
圖1 同步訓(xùn)練序列結(jié)構(gòu)
同步訓(xùn)練序列總長(zhǎng)度為8N,Chu1與Chu2為長(zhǎng)度為N1的Chu序列優(yōu)選對(duì),Chu1與Chu2具有接近理想的自相關(guān)和互相關(guān)特性。將Chu1序列作為重復(fù)樣式,重復(fù)7次用作頻偏估計(jì)。Chu2序列用作定時(shí)估計(jì)。
由對(duì)于時(shí)域信號(hào)x[n],ε大小的CFO會(huì)引起2πnε的相位偏移。對(duì)于圖1訓(xùn)練序列中的樣點(diǎn)有:
假設(shè)只考慮頻偏對(duì)接收信號(hào)的影響,送入同步估計(jì)電路的接收信號(hào),其訓(xùn)練序列中的樣點(diǎn)、與大小為的絕對(duì)頻偏CFO滿足:
公式3中等號(hào)右邊的求和運(yùn)算在硬件實(shí)現(xiàn)時(shí)等效為匹配濾波,可以用FIR濾波器很方便的實(shí)現(xiàn)。如圖2所示,匹配濾波器的輸出分為兩路,一路送入延時(shí)電路,被延時(shí)N個(gè)采樣周期,然后取共軛后與未延時(shí)的另一路信號(hào)相乘。同時(shí)也求出這兩路信號(hào)的功率,當(dāng)他們的功率超出預(yù)定門(mén)限時(shí),把其累加值送入由cordic模塊構(gòu)成的相位計(jì)算單元,計(jì)算得出相位。
圖2 頻偏估計(jì)電路實(shí)現(xiàn)結(jié)構(gòu)
應(yīng)用MATLAB對(duì)頻偏定時(shí)算法進(jìn)行計(jì)算機(jī)仿真,本文所設(shè)計(jì)的OFDM系統(tǒng)主要參數(shù)及仿真條件為:符號(hào)率為25MHz;調(diào)制方式為OFDM+16QAM;載波頻偏為35kHz;多普勒頻偏為1K;采用兩條多徑的瑞利信道模型,主、副徑時(shí)延2.5μs,副徑功率比主徑低5dB;發(fā)送端數(shù)據(jù)波形延遲固定值100個(gè)符號(hào),以驗(yàn)證定時(shí)同步精度。
對(duì)1000幀突發(fā)數(shù)據(jù)的頻偏估計(jì)誤差進(jìn)行統(tǒng)計(jì)并繪制直方圖,圖4(a)、(b)、(c)分別為加性高斯噪聲信噪比為5dB、15dB、25dB時(shí),本文算法的誤差統(tǒng)計(jì)結(jié)果:
圖4 頻偏估計(jì)誤差直方圖
在上述仿真條件下,圖5給出了采用本文算法的頻偏估計(jì)效果對(duì)比圖,其中星形實(shí)線與加號(hào)實(shí)線分別表示本文方法在頻偏為2.5kHz和5kHz時(shí)的頻偏估計(jì)平均誤差。
圖5 頻偏估計(jì)性能改進(jìn)
仿真實(shí)驗(yàn)結(jié)果表明,頻偏估計(jì)算法能夠正確估計(jì)并補(bǔ)償載波頻偏。頻偏估計(jì)精度隨信噪比增加而提高,滿足設(shè)計(jì)要求,頻偏誤差估計(jì)精度相對(duì)于傳統(tǒng)算法有明顯提高。1000幀突發(fā)數(shù)據(jù)的定時(shí)估計(jì)脈沖產(chǎn)生時(shí)刻均與預(yù)設(shè)值一致,同步概率為100%。
本文提出一種適用于突發(fā)模式OFDM信號(hào)的快速時(shí)頻同步算法,該算法基于特定的同步訓(xùn)練序列,在提取定時(shí)脈沖之前,先校正系統(tǒng)頻偏,有利于提高同步精度。同時(shí),本文還給出了所述算法的硬件電路及FPGA實(shí)現(xiàn)方法。仿真及系統(tǒng)實(shí)測(cè)表明,設(shè)計(jì)的頻率同步電路和定時(shí)同步電路結(jié)構(gòu)簡(jiǎn)單、實(shí)現(xiàn)復(fù)雜度低、實(shí)時(shí)性好、穩(wěn)定度高,具有較高的工程應(yīng)用價(jià)值。
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