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(蘭州大學(xué) 信息科學(xué)與工程學(xué)院，蘭州 730000)

引 言

本文需要設(shè)計(jì)并制作一個(gè)自適應(yīng)濾波器，用來濾除特定的干擾信號(hào)。自適應(yīng)濾波器工作頻率為 10～100 kHz。系統(tǒng)主要由電源模塊、加法器模塊、移相器模塊和自適應(yīng)濾波器模塊4部分組成。

1 方案分析

1.1 移相器模塊的比較與選擇

采用RC阻容網(wǎng)絡(luò)一般是將RC運(yùn)算放大器(以下簡(jiǎn)稱運(yùn)放)聯(lián)系起來組成有源的移相電路。優(yōu)點(diǎn)是電路調(diào)節(jié)方便，細(xì)節(jié)清晰，可以實(shí)現(xiàn)相位連續(xù)可調(diào)。

1.2 自適應(yīng)算法的論證與選擇

自適應(yīng)算法主要有兩類思路，分別是遞推最小二乘法(Recursive Least Square，RLS)和最小均方算法(Least mean square，LMS)，近幾年也有許多基于這兩類算法的優(yōu)化方法被提出。

方案一：RLS算法

RLS算法是基于最小二乘準(zhǔn)則的精確方法，它的收斂速度快，穩(wěn)定性強(qiáng)， 因此常被應(yīng)用于實(shí)時(shí)系統(tǒng)識(shí)別和快速啟動(dòng)的信道均衡，但其算法復(fù)雜度較高，算法結(jié)構(gòu)較為復(fù)雜。

方案二：LMS算法

LMS算法優(yōu)點(diǎn)是結(jié)構(gòu)簡(jiǎn)單，算法復(fù)雜度低，易于實(shí)現(xiàn)，穩(wěn)定性好，便于硬件實(shí)現(xiàn)。當(dāng)今，在FPGA上的實(shí)現(xiàn)算法已經(jīng)趨于成熟，而且修改方便靈活，同時(shí)具備良好的性能。

綜合考慮以上兩種方案，本文選擇方案二。

2 系統(tǒng)理論分析與計(jì)算

2.1 LMS濾波算法簡(jiǎn)介

自適應(yīng)濾波器在時(shí)刻n的向量如下：

抽頭權(quán)向量：

W(n)=[b0(n)，b1(n)，…，bM-1(n)]T

參考輸入向量：

X(n)=[x(n)，x(n-1)，…，x(n-M+1)]T

LMS算法可以用下面一組遞推公式來表示，即

y(n)=WH(n)X(n)

e(n)=d(n)-y(n)

W(n+1)=W(n)+2μX(n)e(n)

y(n)是輸出信號(hào)，d(n)是期望輸出值，e(n)是誤差信號(hào)，也是系統(tǒng)輸出值，μ是權(quán)矢量更新時(shí)的步長(zhǎng)因子，μ值越大，則算法收斂越快。由維納-霍夫方程可知，最小均方誤差為：

通過梯度下降法：

Wj+1=Wj+2μejXj

算法步驟如下：

① 迭代計(jì)算：n=1,2,3,…;

圖4 移相器電路圖

② 濾波輸出：y(n)=WT(n)X(n);

③ 誤差估計(jì)：e(n)=d(n)-y(n);

④ 權(quán)向量自適應(yīng)：W(n+1)=W(n)+2μe*(n)X(n)。

其中μ是用來控制穩(wěn)定性和收斂速度的步長(zhǎng)參數(shù)，μ(μ<1)為2的整數(shù)次冪分之一。

2.2 移相器的分析

一般將RC與運(yùn)放聯(lián)系起來組成有源的移相電路。移相電路如圖1所示。

圖1 RC移相電路

圖1電路調(diào)節(jié)的范圍局限在90°以內(nèi)，要使其調(diào)節(jié)的范圍增大，可以采用多個(gè)移相電路級(jí)聯(lián)的方案。理論上單個(gè)移相電路能移相的范圍為0°～90°，所以為確保移相的連續(xù)性和較好的電壓傳輸特性，采用三級(jí)RC網(wǎng)絡(luò)級(jí)聯(lián)的方法實(shí)現(xiàn)0°～180°移相。

3 電路與程序設(shè)計(jì)

3.1 電路的設(shè)計(jì)

系統(tǒng)總體框圖如圖2所示。

圖2 系統(tǒng)總體框圖

加法器電路采用運(yùn)算放大器，電路結(jié)構(gòu)如圖3所示。

圖3 加法器電路圖

3.2 移相器電路

通過前面的分析，移相電路如圖4所示。

3.3 電 源

電源為整個(gè)系統(tǒng)提供±5 V電壓，確保電路的正常穩(wěn)定工作。這部分電路比較簡(jiǎn)單，采用市售開關(guān)電源模塊實(shí)現(xiàn)。

3.4 基于FPGA的LMS算法實(shí)現(xiàn)

在QuartusII下設(shè)計(jì)的電路如圖5所示。

(1)LMS算法模塊內(nèi)部信號(hào)

系統(tǒng)時(shí)鐘：10 MHz(50 MHz FPGA系統(tǒng)時(shí)鐘經(jīng)PLL模塊5分頻得到)。

輸入位寬：12位(適配參數(shù)為12位65 MSPS的A/D模塊，芯片為AD926)。

輸出位寬：14位(適配參數(shù)為14位125 MSPS的A/D模塊，芯片為AD9767)。

濾波器階數(shù)：7階(受芯片內(nèi)部集成乘法器數(shù)量的限制無法做到更多階數(shù)，經(jīng)驗(yàn)證，在收斂結(jié)果上4階以上的濾波效果改進(jìn)相比投入的邏輯資源收效甚微，理論上4階就已足夠)。

(2)邏輯資源消耗分析

每階濾波器消耗的乘法器為4個(gè)，而EP4CE6芯片內(nèi)部集成的乘法器只有30個(gè)，這是制約無法做出更多階數(shù)濾波器的原因。而該芯片共有6 272個(gè)LE，此7階濾波器只使用了337個(gè)LE。

3.5 算法仿真結(jié)果

用MATLAB仿真結(jié)果如圖6所示，很好地恢復(fù)出了原始信號(hào)。

圖5 QuartusII下系統(tǒng)整體原理圖

圖6 MATLAB仿真結(jié)果

結(jié) 語

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