邢連營

摘要 介紹了一種基于FPGA的多通道AD4449射頻采樣，運用Quartus Il軟件平臺，實現對射頻采樣的軟件設計。提出了AD的相關接口設計，完成射頻采樣電路功能和指標的測試。最后，采用Matlab軟件分析數據及得出結果。

【關鍵詞】A/D變換 DDC DDR LVDS VerilogHDL FPGA

隨著軟件無線電技術的發(fā)展，將數字化處理盡量靠近天線是射頻數字化發(fā)展方向。射頻數字化技術省去了變頻等電路，提高了系統(tǒng)的集成性設計等。因此，實現射頻數字化關鍵在于高速AD。目前，高速AD的技術發(fā)展，實現射頻數字化己成為可能。本文選用一種高速四通道AD4449芯片，介紹了其相關配置和接口，完成信號的射頻數字化功能。

1 多通道AD射頻采r羊電路工作原理

多通道AD射頻采樣電路工作原理是基于帶通信號的采樣理論，采樣頻率高于信號帶寬的2倍，就能不失真的恢復信號的全部基帶信號。其電路設計是射頻信號經過放大和抗混疊濾波后，A/D變換一次轉換周期輸出DDRLVDS格式的數字信號和同步時鐘等，數字信號送給FPGA進行數字正交解調等處理。如圖1所示。

2 硬件電路設計

2.1 主要器件ADC和FPGA

本設計選用TI公司AD4449作為射頻采樣電路的A/D轉換芯片，其具有最大采樣數據率250MSPS，采樣精度14位，能夠實現69dBFs信噪比和86dBe無雜散動態(tài)范圍等特點。FPGA選用ALTERA公司EP4SGX230F1517芯片做數據處理平臺，該芯片邏輯資源多，高速LVDS接口和I/O口豐富。FPGA主要完成ADC配置、LVDS解串、數字信號處理等。

2.2 接口設計

芯片AD4449采用串行接口和DDR LVDS接口。當使能低電平時，FPAG輸出不超過20MHz的SCLK給AD提供工作配置時鐘。在配置時鐘下降沿時，FPGA將SDATA數據寫入8位AD寄存器里，可通過SDATA數據設置AD的各種模式、各通道的增益控制及修改同步時鐘延遲參數等。當FPGA解串數據亂碼時，通常調整相應的解串數據同步時鐘延遲參數。AD4449采用DDRLVDS方式與FPGA的高速LVDS連接，其14位四通道數據雙路輸出使用雙沿采樣DDR的源同步方式，以提高數據的吞吐率和總理論帶寬。LVDS是一種小擺幅差分信號技術，具有高速傳輸能力和抗電磁干擾等特點。當AD4449被配置完后，其輸出雙路DDRLVDS數字信號，根據AD4449的接口時序，通過同步時鐘的上下沿關系解串出各通道的數據。因此，采樣過程中需要穩(wěn)定的時鐘來保障采樣的要求。

3 軟件設計

多通道AD射頻采樣的軟件設計采用Quartus II軟件和Verilog HDL語言。當射頻采樣電路供電后，先初始化AD4449寄存器參數，FPGA對DDRLVDS信號解串，解串后的四路14位AD信號再數字正交解調。數字正交解調具有NCO及可編程高效數字濾波器。因此，在采樣時鐘確定的情況下，可在較寬范圍內實現多種帶寬信號的解調和數字匹配濾波。來自模擬前端的射頻信號經ADC變成14bit的數字信號，Fs速率為140Mbps，然后該信號分別與NCO產生的本振信號cosω0n，sinω0n相乘，得出兩路相互正交信號，每路分別經過CIC濾波器、HB濾波器和FIR濾波器進行抽取濾波，轉換成I、0基帶信號輸出。如圖2所示。

4 測試結果

通過FPGA硬件和軟件設計，搭建了AD4449的電路測試平臺，進行AD的功能和指標測試，通過Quartus II軟件自帶的SignaITap邏輯器進行采集數據，Matlab軟件進行FFT數據分析。測試時，采樣時鐘為140MHz，射頻信號選用數據手冊中的230MHz，測試SNR≈ 67dBFs，SFDR≈ 83dBC。

5 結語

提出了基于FPGA的多通道AD射頻采樣，設計實現AD4449的射頻采樣電路，通過FPGA硬件連接和軟件配置，AD的指標測試結果符合多通道AD射頻采樣電路的要求。在實際應用中，此射頻采樣電路具有信噪比高、多通道幅度和相位一致性性能良好等特點，可完全滿足一些設備射頻前端數字化的需求。

參考文獻

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