卞騰飛，莫冰，高城，高磊，傅文淵

（華僑大學(xué)信息科學(xué)與工程學(xué)院，廈門 361021）

0 引言

隨著CMOS工藝的不斷迅速發(fā)展，工藝尺寸也在不斷地降低，電源電壓也按一定比例降低，因此對模數(shù)轉(zhuǎn)換器（ADC）要求也越來越苛刻。由于在現(xiàn)有的ADC架構(gòu)中逐次逼近模數(shù)轉(zhuǎn)換器（SAR ADC)中等精度、低功耗等特點，適應(yīng)于低壓小尺寸CMOS工藝，廣泛應(yīng)用于傳感器網(wǎng)絡(luò)、微處理器中。SAR ADC的主要結(jié)構(gòu)包括：采樣保持電路、比較器、DAC、邏輯控制模塊等。高性能采樣保持電路是ADC重要組成部分，其動態(tài)性能直接影響SAR ADC的性能。為了提高ADC的線性度。在柵壓自舉開關(guān)工作過程中部分節(jié)點電壓會高于供電電壓，以達(dá)到一個合理的等效電阻。本文設(shè)計了一種新型柵壓自舉開關(guān)電路，并實現(xiàn)over-rail輸入。

1 采樣保持電路[1-2]

一個MOS管在大信號工作的情況下，利用其導(dǎo)通和截止特性可以簡單的構(gòu)成一個開關(guān)。用一個MOS開關(guān)和一個電容串聯(lián)就可以簡單的構(gòu)成一個采樣電路。圖1為基本采樣開關(guān)示意圖，它的柵極由CLK控制，CLK為高電平時，采樣開關(guān)進(jìn)入開啟階段，VOUT開始跟隨VIN信號,CLK為低電平，采樣開關(guān)關(guān)閉，NMOS截至，Vout將保持在CLK由高轉(zhuǎn)低時跟隨的Vin，從而完成了一次采樣過程，并保持了電壓。所謂采樣保持也就是說在一個時鐘周期內(nèi)輸入信號通過開關(guān)對負(fù)載電容進(jìn)行充電和保持，使電容上的電壓值在開關(guān)斷開前和輸入值近似相等，并在開關(guān)斷開后保持電壓不變[3]?？梢苑譃槿N情況理解上述采樣過程。

圖1 基本采樣保持電路

輸入信號為高電平，采樣電容初始電壓為零條件下的采樣電路相應(yīng)，假設(shè)開關(guān)NMOS管M1柵端的時鐘信號在t0時刻由低電平轉(zhuǎn)為高電平，從而將M1管導(dǎo)通，閉合了開關(guān)。因為Vin端的電壓高，因此電流從Vin端流向Vout端。對于NMOS管M1來說，在電流的方向下，和電容C1相連的一端是NMOS管的源端。因為M1管的柵端和漏端都有相同的電位，因此M1管一直工作在飽和區(qū)。根據(jù)電容兩端電壓和充放電電流的關(guān)系，可得：

從式1中可以看出，當(dāng)t→∞時，由于當(dāng)Vout接近VDD-VTHn時，M1管的過驅(qū)動電壓接近零，使得電容C1的充電電流可以忽略不計，故在一般采樣情況下VOUT→VDD-VTHn。在輸入電壓終值小于VDD-VTHn情況下，M1管一直工作在線性區(qū)，根據(jù)上述分析，電容C1將被充電，并且使得輸出Vout接近Vin。當(dāng)Vout接近Vin時M1管等效為電阻。其阻值為

根據(jù)式（2）可以得到采樣電壓穩(wěn)定時，NMOS的導(dǎo)通電阻，由公式（2）可以看出導(dǎo)通電阻與輸入電壓之間成正相關(guān)，當(dāng)輸入接近VDD-VTHn時，NMOS管的導(dǎo)通電阻迅速增大，從而增大了采樣電路的時間常數(shù)（Ron*C）,進(jìn)而降低了電路響應(yīng)速度。在ADC應(yīng)用中直接降低了采樣速率，影響精度。

由于采樣保持電路是決定ADC性能的關(guān)鍵電路，為了保證其具有較高的線性度，通常采用CMOS互補(bǔ)開關(guān)和柵壓自舉開關(guān)[4-5]改善等效電阻，使其不隨輸入信號的變化而變化。本文就是為了改善Ron的線性度，設(shè)計了一款改進(jìn)型柵壓自舉采樣開關(guān)電路。

2 新型柵壓自舉采樣開關(guān)電路

在深亞微米工藝條件下，關(guān)鍵的采樣開關(guān)一般采用柵電壓自舉結(jié)構(gòu)來降低開關(guān)導(dǎo)通電阻及其電阻的非線性變化[6-7]，為了滿足低壓SAR ADC電路設(shè)計的需求，并保證輸入信號的過擺幅輸入，采樣開關(guān)仍然可以保持較高的線性度，使等效電阻不受輸入信號的影響，本文設(shè)計了一種新型柵壓自舉采樣開關(guān)，并應(yīng)用于10位SAR ADC中。

傳統(tǒng)的柵壓自舉采樣開關(guān)電路[8]，做到了使自舉的柵壓遠(yuǎn)遠(yuǎn)大于供電電壓，實現(xiàn)了較小的等效電阻，有的采樣開關(guān)內(nèi)部部分節(jié)點的電壓可以達(dá)到2倍的VDD，在輸入信號小于2倍VDD時，采樣開關(guān)的等效電阻具有很好的線性度，但沒有解決當(dāng)輸入信號大于2倍VDD時，可能出現(xiàn)漏電情況從而導(dǎo)致采樣開關(guān)柵壓采樣期間不能跟隨輸入信號，降低線性度。

本文所設(shè)計的柵壓自舉采樣開關(guān)電路如圖3所示，其中CLK高電平為VDD,低電平為gnd。MP1，MP2,MN1,C1,INV構(gòu)成了boost電路，其工作原理可分為兩步：首先，CLK高電平使MN1開啟和MP2截止，同時也反相器輸出低電平，由于MN1開啟從而使P2點低至低電平，MP1隨著P2的拉低而完全導(dǎo)通，P1點被逐漸充電至VDD；然后，CLK變?yōu)榈碗娖绞筂N1關(guān)斷，MP2開啟，反相器輸出高電平，根據(jù)電容兩端電壓不能突變的特性，以及電容P1端沒有放電回路，P1被boost到2*VDD并維持到下一個CLK高電平到來，由于MP2的開啟P2的電壓與P1電壓相同并維持到下一個CLK高電平到來。

圖 2中，MN2，MN3，MN4，MP3，MP4，C2 構(gòu)成了Bootstrap電路，根據(jù)上文分析的結(jié)果可以得出如下結(jié)論：CLK=VDD，P1=VDD，P2=0；CLK=0，P1=2*VDD，P2=2*VDD，從而的到P2與CLK反相并被升壓到2*VDD。Bootstrap的工作過程也可分為兩步：首先，CLK=0，P2=2*VDD，MN3和 MN4開啟，MP4工作在截止區(qū)；由于MN3和MN4相應(yīng)的P3和P4被拉gnd，從而MN2工作在截止區(qū)，MP3工作在深度線性區(qū)，P4點電壓逐漸被P2點充電至2*VDD；然后，CLK=VDD，P2=0，MN3和MN4將工作在截止區(qū)，MP4開啟P5=P4=2*VDD，從而使MP3工作在截止區(qū)，由于P5電壓的升高,同時MN2也被開啟，P3點電壓被垃止Vin，根據(jù)電容的電荷守恒定律，在沒有放電回路情況下電容兩端電壓不能突變，因此，P5=P4=2*VDD+Vin，由于這個過程是正反饋，MN2柵端電壓也始終比Vin大2*VDD；最終，柵壓 GATE(GATE=P5)被自舉至（2*VDD+Vin）。

根據(jù)上述結(jié)果可以得到柵壓自舉開關(guān)的等效電阻：

由上式可知Ron的阻值與輸入信號Vin無關(guān)，具有較高的線性度，由于正反饋的存在可以輸入信號實現(xiàn)過擺幅輸入，增大了采樣信號的輸入范圍。

圖2 柵壓自舉開關(guān)電路

3 電路設(shè)計及仿真結(jié)果

設(shè)計的柵壓自舉開關(guān)電路使用SMIC(中芯國際)單層多晶硅5層金屬（1P5M）55nm CMOS工藝庫，電源電壓設(shè)為VDD=0.6V,CLK的高電平也為0.6V。利用Ca?dence spectre軟件對電路進(jìn)行了瞬態(tài)仿真,圖3為根據(jù)原理圖2設(shè)計的電路瞬態(tài)仿真結(jié)果。根據(jù)圖3取出的兩組點可以算出平均GATE-Vin=1.178V很接近2*VDD。

4 結(jié)語

本文在SMIC工藝下設(shè)計了用于SAR ADC的采樣保持電路開關(guān)，基于文獻(xiàn)[8]的結(jié)構(gòu)改進(jìn)了柵壓自舉開關(guān)電路，允許采樣保持電路的輸入信號過擺幅輸入。這種柵壓自舉電路可以應(yīng)用各種ADC采樣保持電路中，可以保證采樣開關(guān)工作在深度線性區(qū)，提高等效電阻的線性度。

圖3 柵壓自舉開關(guān)的仿真波形

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