羅堯宇 孫長江 許 迪

（深圳市國微電子有限公司，廣東 深圳 518057）

1 引言

為滿足片外豐富的電平電壓，越來越多的芯片IO接口需要支持多電平標準［1］，即IO需滿足多電壓域電平及不同的IO標準驅動能力。隨著芯片工作頻率的不斷提高，高速環(huán)境下的信號反射現(xiàn)象已逐步成為制約信號完整性的關鍵。為滿足這兩方面需求，目前主要解決措施是設計一種可配置IOBUF結構，使得輸出BUF的阻抗可控，進而滿足多電平標準及信號完整性需求。本文首先簡要介紹IO輸出阻抗匹配原理，進而分析了目前幾種可配置IOBUF設計方法，最后設計出一種易于擴展的自動阻抗匹配模塊結構及實現(xiàn)電路，并對設計的關鍵模塊進行充分的仿真驗證。

2 IO輸出阻抗匹配原理

在實際應用中，芯片通過IO接口將內部信號輸出到印刷電路板，當兩者阻抗不匹配時，輸出信號會發(fā)生反射，就會引發(fā)信號完整性的問題。下面我們以理想傳輸線模型來分析與信號反射有關的重要問題。圖1中，理想傳輸線L被內阻為R0的信號驅動源VS驅動，傳輸線的特征阻抗為Z0，負載阻抗為RL。

圖1 理想傳輸線模型

理想的情況是當R0＝Z0＝RL時，傳輸線的阻抗是連續(xù)的，信號不會發(fā)生任何反射，這樣傳輸信號將保持原有狀態(tài)直到信號源發(fā)生改變。如果負載阻抗大于傳輸線的特性阻抗，那么負載端多余的能量就會反射回源端；如果負載阻抗小于傳輸線的特性阻抗，負載試圖消耗比當前源端提供的能量更多的能量，故通過反射來通知源端輸送更多的能量［2］。信號的反射將降低信號質量，嚴重時其幅值和相位均不能滿足IO標準要求。

3 目前流行的可配置IO設計

目前，為適應工藝偏差或兼容多個IO電平標準［3］，IO電路設計了多種驅動可調電路，歸納起來主要有三種方式。第一類是固定強度方式，主要為單一電壓標準設計。在IO設計時，為適應工藝偏差，除設計主驅動強度外，還設計了弱驅動部分，流片測試后可根據測試情況微調驅動能力。第二類是可配置驅動強度模式，應用于多電壓標準。設計IOBUF時，按需要設計了多個驅動強度，然后根據系統(tǒng)配置信號可以改變IO的驅動能力。第三類是阻抗匹配模式，應用于多電壓標準。其中極具代表性的是賈艷敏在西安電子科技大學論文中提到的阻抗匹配IO結構，使用DCI數(shù)字阻抗匹配網絡電路調節(jié)阻抗，最終使PAD和外部提供的電阻相匹配[4]。這種設計的主要缺點為配合PMOS和NMOS分開調節(jié)，需要較多外圍元器件，而且，其自動調節(jié)機制電路復雜，當外部阻抗發(fā)生變化時，內部調節(jié)速率慢。所以難于滿足封裝成本受限和需要實時自動阻抗匹配的環(huán)境。

其中可配置IO設計思路如圖2所示[5]。在端口配置為輸出時，配置使能EN_UP和EN_DN信號有效，然后根據輸出的信號值與電平標準打開上拉支路UP_1、UP_2、UP_3、UP_4和下拉支路DN_1、DN_2、DN_3、DN_4，其中UP_G和DN_V是上拉、下拉默認有效值，一般作為輸出默認驅動。

圖2 可配置強度模式電路

實際設計中，P0、P1、P2、P3、P4 五路上拉PMOS管強度比例可按1∶2∶4∶8∶1，N0、N1、N2、N3、N4 五路下拉NMOS管強度可按 1∶2∶4∶8∶1 設計。這樣上拉 PMOS 管與下拉NMOS打開的不同組合，就構成了不同驅動強度。

4 全新片上自動阻抗匹配電路

設計可配置自動阻抗匹配電路的方法是：根據用戶提供的外部標稱電阻和IP內IO鏡像BUF電阻比較，經過一定周期調整使得內部BUF阻抗能匹配用戶提供的阻抗。為提高精確性和滿足高速要求，阻抗匹配系統(tǒng)分粗調和微調電路，通過逐步調整IO鏡像BUF驅動使得和用戶提供的參考電阻一致，其原理圖如圖3所示。

圖3 自動阻抗匹配模塊結構

自動阻抗匹配模塊結構分為三部分：第一，Comp&ctrl部分，主要細分成兩部分，一是比較源，具體包括粗調和微調的控制的鏡像電路、基準電路，其中鏡像電路尺寸參考IOBUF設計；其二是比較器部分。第二，INC部分，根據比較器輸出的outH信號，實時調節(jié)P<7:0>和N<7:0>。第三，DEC電路，主要對INC部分輸出信號P<7:0>和N<7:0>進行處理，使之滿足Comp&ctrl部分需求，提供控制鏡像電路粗調和微調信號。由于INC部分和DEC電路相對簡單，以下主要針對Comp&ctrl部分詳細的電路介紹和仿真。

4.1 Comp&ctrl模塊

Comp&ctrl模塊主要實現(xiàn)控制信號的產生和電壓的比較，是自動阻抗匹配模塊的核心電路。Comp&ctrl模塊通過前級DEC模塊輸出的信號控制PMOS和NMOS，利用MOS電阻屬性實現(xiàn)分壓，調節(jié)MOS寬度來改變阻值大小。通過多次調節(jié)，MOS分壓逐漸接近片內提供的1/2 IO電源電壓，從而達到阻抗匹配目的，其電路結構如圖4所示。

圖4 Comp&ctrl電路

電路原理：用戶根據片外環(huán)境設置好標稱電阻ZQ后。當Comp_sw為高時，在時鐘作用下內核開始阻抗匹配。通過101傳輸門選擇，比較器負端INN連接參考電壓Vref，正端t0_tt連接PMOS和標稱電阻串接的分壓tt0。因為初始PMOS初始狀態(tài)為全部關斷，則PMOS串電阻很高，tt0電壓低于Vref，比較器輸出Comp_h為低，PMOS模塊繼續(xù)調整而開啟，一定周期后，t0_tt電壓高于tt_t1電壓，比較器輸出Comp_h為高，PMOS模塊調節(jié)結束。當Comp_sw信號為低時，比較器負端tt_t1連接tt1，比較器正端t0_tt接Vref。由于PMOS串前期有調節(jié)過，而NMOS初始全部未開啟，則tt1電壓高于Vref，比較器輸出Comp_h輸出為低，NMOS繼續(xù)調節(jié)開啟，一定周期后，t0_tt電壓高于tt_t1電壓，比較器輸出Comp_h輸出為高，NMOS模塊調節(jié)結束。由于阻抗匹配模塊NMOS和PMOS是鏡像IO驅動BUF的，自動阻抗匹配模塊調節(jié)完成也標志著IOBUF驅動調節(jié)的完成。下面詳細介紹Comp、PMOS、NMOS設計結構。

4.1.1 Comp電路

圖5 高速Comp電路

因為IP應用于高速環(huán)境，比較器Comp電路設計關鍵在于降低傳輸延時。Comp實現(xiàn)高速的基本原理是將比較器分成多級級聯(lián)，每級電路在盡可能小的時延下放大輸入信號。從電路看，前兩級采用電阻負載的差分放大倍數(shù)小，輸出信號擺幅逐漸增大到第三、四級時，采用電流鏡差分加共源兩級運放，實現(xiàn)電壓放大，雙端輸入轉成單端輸出。一、二級運放注重高帶寬，高帶寬使信號傳輸延時較小；對于電流鏡差分加共源兩級運放，則注重高擺幅和高放大倍數(shù)。為了增加輸出驅動能力，電路后級還增加了兩級INV。以下提供一、二級運放增益和帶寬仿真結果。

圖6 一二級帶寬仿真

圖7 Comp整體輸入到輸出延時

從仿真結果看，一二級低頻增益很小，但具有很高的帶寬。高速Comp電路從輸入到輸出的延時是5.68ns，完全滿足100MHz以上高速IO設計要求。

4.2PMOS電路

圖8PMOS電路

為改善IOBUF驅動能力和減小電源噪聲，IOBUF和自動阻抗匹配模塊上拉電路分PMOS和NMOS器件，這樣當輸出為高時，同步打開PMOS電路和漏級接電源的NMOS電路，當輸出電壓VOH達到VDDIO–Vthn閾值時，NMOS關閉。其中上拉部分電路如下：上圖AON為常開上拉電路，在驅動管尺寸設計上，粗調分7級PMOS和NMOS，如上圖AO0~AO6，相互尺寸偏差較小，而五級細調AO7~AO11尺寸則有區(qū)別，設最小尺寸通電導為1XN，則分別為16XN，8XN，4XN、2XN，1XN。這樣在阻抗匹配過程中，先由粗調匹配阻抗進行粗調，在粗調匹配阻抗鎖定后，再由細調匹配阻抗精調，這樣做的好處就是在當工作環(huán)境發(fā)生變化時，需要的等效阻抗可能會出現(xiàn)擾動，而系統(tǒng)就可以在一定的范圍內進行實時調節(jié)，加快了調節(jié)速度。

4.3NMOS電路

圖9NMOS電路

上圖ON為常開NMOS，NO0~NO6為粗調，其他信號控制細調。尺寸方面，NMOS設計方法和PMOS保持一致。由于NMOS多子為電子，電子遷移率為空穴的2~3倍，NMOS尺寸設計較PMOS尺寸小。

5 自動阻抗匹配電路整體仿真

當用戶根據芯片應用環(huán)境，在ZQ腳連接標稱電阻后，自動阻抗匹配模塊會根據系統(tǒng)要求自動調整IO阻抗，滿足環(huán)境阻抗需求。自動阻抗匹配系統(tǒng)調整分兩步，仿真也從這兩方面著手。以下提供自動阻抗匹配電路整體仿真結果，接下來我們對波形進行詳細說明。

圖10 自動阻抗匹配電路整體仿真

首先，Comp_sw信號為高，比較器負端連接tt_t1(Vref片內提供的1/2 vddio），正端連接t0_tt(tt0為PMOS和標稱電阻串聯(lián))，從圖看，t0_tt電壓低于 tt_t1(Vref)，輸出 Comp_h（在上圖為outh）為低。隨后INC模塊開始調節(jié)，粗調P[2:0]逐漸減小，細調PH[4:0]也逐漸變化，DEC模塊譯碼出PMOS控制信號，PMOS逐漸開啟，t0_tt逐漸增大，從圖看出，當t0_tt電壓達到1.67v時，比較器輸出Comp_h（在上圖為outh）輸出翻轉為高，PMOS阻抗匹配調節(jié)結束。

當Comp_sw信號為低時，比較器負端連接tt_t1(tt1 PMOS和NMOS串聯(lián)分壓)，比較器正端接t0_tt(Vref)。從圖看出，tt_t1電壓較t0_tt高。比較結果Comp_h（在上圖為outh）為低。隨后INC模塊開始調節(jié)，隨著粗調N[2:0]逐漸增大，細調NH[4:0]也逐漸變化，DEC模塊譯碼控制NMOS控制信號，NMOS控制逐漸開啟，tt_t1逐漸減少，從圖看出，當tt_t1電壓達到1.67v時，輸出翻轉，NMOS阻抗匹配調節(jié)結束。

6 結論

本文提出了一種自動阻抗匹配設計方法，并設計了一種實現(xiàn)電路，該電路能根據用戶設置的標稱電阻自動實現(xiàn)阻抗匹配，有效解決IO輸出驅動能力和阻抗匹配問題。該模塊由于采用傳輸門巧妙選擇參考電壓和PMOS及NMOS形成的分壓，只需要用戶設置一個標稱電阻，簡化了外部電路設計，同時采用一個高速比較器，也減輕了電路和版圖設計的難度；采用粗調和細調方式控制PMOS和NMOS模塊，調節(jié)方法有利于阻抗匹配的實時性，這些都可以成為設計多電平標準IO結構的有益參考。該模塊結構簡單，可直接集成在芯片IO附近，協(xié)助IO克服在高速系統(tǒng)下性能不足的問題，自動實現(xiàn)阻抗匹配和驅動需求，該結構對IO的穩(wěn)定性和可靠性具有十分積極的意義。

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