蘭天

摘 要： 在機(jī)載通信領(lǐng)域，由于飛機(jī)體積、重量及功耗等要求，往往需要在一個(gè)獨(dú)立電臺(tái)設(shè)備上實(shí)現(xiàn)多種通信模式，同時(shí)受限于電臺(tái)的成本、功耗等因素，通常各種通信模式功能依靠FPGA的動(dòng)態(tài)加載來(lái)實(shí)現(xiàn)。實(shí)際工程中發(fā)現(xiàn)，當(dāng)FPGA動(dòng)態(tài)加載時(shí)，由于各版本的加載時(shí)間、復(fù)位管理、時(shí)鐘管理、接口時(shí)序等不一致，非常容易出現(xiàn)偶發(fā)的加載后功能異常，此類問(wèn)題現(xiàn)象隨機(jī)，極難定位，很容易耗費(fèi)大量的人力、物力及時(shí)間。為解決上述矛盾，提出一種適合在電臺(tái)中使用的FPGA初始化邏輯設(shè)計(jì)，保證不同版本的FPGA加載后能穩(wěn)定工作，提升電臺(tái)工作的可靠性與穩(wěn)定性。實(shí)踐表明，該方法簡(jiǎn)單、可靠，具有非常強(qiáng)的工程推廣意義。

關(guān)鍵詞： 機(jī)載電臺(tái)； 成本； 功耗； FPGA； 動(dòng)態(tài)加載； 初始化邏輯

中圖分類號(hào)： TN914.3?34； V243.1 文獻(xiàn)標(biāo)識(shí)碼： A 文章編號(hào)： 1004?373X（2018）01?0152?04

Abstract： In airborne communication field， it is necessary to realize the multiple communication modes in a single transceiver according to the demands of the airplane′s size， weight and power consumption. Normally the various communication mode functions are realized by FPGA dynamic loading because the factors of transceiver′s cost and power consumption. In practical engineering， it is found that the loading time， reset management， clock management and interface timing are inconsistent for FPGA dynamic loading of each version， the abiogenetic function anomaly after loading may occur easily. The above problem phenomenon is random and difficult to locate it， and consumes a large number of manpower， material resource and time. To solve this problem， a reliable FPGA initialization logic design for transceiver is proposed to guarantee the stable working of transceiver after different FPGA loadings， improve the reliability and stability of the transceiver. The practical results show this method is simple and reliable， and has strong engineering extended significance.

Keywords： airborne transceiver； cost； power consumption； FPGA； dynamic loading； initialization logic

0 引 言

在機(jī)載通信領(lǐng)域中，為了保證飛機(jī)與地面通信鏈路的穩(wěn)定可靠，在電臺(tái)體積、功耗、重量等受限的條件下，往往需要一部電臺(tái)具備多頻段、多模式的通信功能。從電臺(tái)的體積、功耗、成本等因素考慮，一般選用的FPGA芯片都不支持所有功能同時(shí)在線運(yùn)行，因此，不同的通信功能只能通過(guò)不同F(xiàn)PGA版本的動(dòng)態(tài)加載來(lái)實(shí)現(xiàn)[1?9]。

在工程實(shí)際應(yīng)用中，雖然從技術(shù)原理上講，不同版本的FPGA版本動(dòng)態(tài)加載不存在任何問(wèn)題，但是對(duì)于不同的通信功能而言，由于信號(hào)帶寬、操作時(shí)鐘、處理算法的不同，使得各版本FPGA程序在動(dòng)態(tài)加載時(shí)的加載時(shí)間、復(fù)位管理、時(shí)鐘管理等皆不一致，這種不一致對(duì)于整個(gè)通信系統(tǒng)而言，很容易導(dǎo)致FPGA動(dòng)態(tài)加載后出現(xiàn)偶發(fā)的FPGA功能異常，進(jìn)而導(dǎo)致整個(gè)通信功能失效的情況發(fā)生，更進(jìn)一步地，此類異常情況，問(wèn)題現(xiàn)象奇怪，極難定位。這在實(shí)際工程設(shè)計(jì)中經(jīng)常耗費(fèi)大量的人力、物力。

為解決電臺(tái)中的此類問(wèn)題，提高機(jī)載通信的穩(wěn)定性與可靠性，目前比較常見(jiàn)的容錯(cuò)設(shè)計(jì)是在使用動(dòng)態(tài)加載功能時(shí)，系統(tǒng)會(huì)檢測(cè)FPGA加載成功的DONE物理指示信號(hào)，當(dāng)系統(tǒng)檢測(cè)到DONE信號(hào)有效時(shí)再繼續(xù)后續(xù)邏輯操作，但是從工程實(shí)踐中來(lái)看，單獨(dú)檢測(cè)DONE信號(hào)并不可靠，各種動(dòng)態(tài)加載過(guò)程中的偶發(fā)故障依然層出不窮。因此，本文基于FPGA+DSP的硬件架構(gòu)，設(shè)計(jì)了一種針對(duì)機(jī)載電臺(tái)FPGA上電初始化邏輯，該設(shè)計(jì)簡(jiǎn)單、可靠，能顯著減低甚至消除功能切換FPGA動(dòng)態(tài)加載時(shí)的錯(cuò)誤概率。

1 電臺(tái)架構(gòu)簡(jiǎn)介

現(xiàn)有電臺(tái)終端基于軟件無(wú)線電思想，采用模塊化實(shí)現(xiàn)，在組成上主要包括：電源模塊、功放模塊、信道模塊、信號(hào)處理模塊和接口與控制模塊等，各模塊通過(guò)背板實(shí)現(xiàn)信號(hào)互連，架構(gòu)形態(tài)如圖1所示[10]。

電源模塊：主要實(shí)現(xiàn)對(duì)外部輸入電源的濾波、整形和變換，為設(shè)備內(nèi)其他各模塊提供工作電源，是整個(gè)電臺(tái)的電源管理單元。

功放模塊：主要實(shí)現(xiàn)對(duì)射頻發(fā)射信號(hào)的功率放大、濾波，接收信號(hào)的限幅、濾波和低噪放等處理。

信道模塊：主要實(shí)現(xiàn)收發(fā)信號(hào)的混頻、濾波等。endprint

通用信號(hào)處理模塊：主要實(shí)現(xiàn)基帶信號(hào)處理的調(diào)制、解調(diào)處理，基于軟件無(wú)線電的思想，不同通信功能主要靠在該模塊上運(yùn)行不同的程序來(lái)實(shí)現(xiàn)。

接口與控制模塊：主要實(shí)現(xiàn)幀協(xié)議處理，及與上位機(jī)之間的交互和電臺(tái)參數(shù)控制管理等功能。

本文后續(xù)所述內(nèi)容皆是基于通用信號(hào)處理模塊。一種常用的基于DSP+FPGA架構(gòu)的通用信號(hào)處理模塊結(jié)構(gòu)如圖2所示。

從圖2可以看出，通用信號(hào)處理模塊主要由DSP、FPGA、時(shí)鐘管理單元、電源管理單元、基帶數(shù)據(jù)收發(fā)串行器/解串器等主要器件及其外圍電路構(gòu)成。

需要指出的是，目前設(shè)計(jì)的通用信號(hào)處理模塊是為了做到對(duì)多頻段、多模式通信算法的支持，將ADC及DAC放置到信道模塊內(nèi)。通用信號(hào)處理模塊使用串化器和解串器只發(fā)送或者接收基帶數(shù)字信號(hào)。

2 FPGA動(dòng)態(tài)加載的風(fēng)險(xiǎn)分析

實(shí)際工程中發(fā)現(xiàn)不同版本間的FPGA程序在動(dòng)態(tài)加載時(shí)存在以下幾種風(fēng)險(xiǎn)：

1） 加載時(shí)間不一致

由于不同功能的軟件工程大小不一致，所以最后生成的配置碼流文件大小也不一樣，因此，不同版本的功能軟件配置碼流從存儲(chǔ)器加載到FPGA所需要的時(shí)間是不一樣的，事實(shí)上，工程中發(fā)現(xiàn)即使同一版本的配置文件，每次動(dòng)態(tài)加載的加載時(shí)間也不是固定的。

2） 系統(tǒng)參數(shù)下發(fā)失敗

一般的功能初始化時(shí)，系統(tǒng)參數(shù)的下發(fā)時(shí)機(jī)是相對(duì)固定的，因此動(dòng)態(tài)加載后，如果FPGA還沒(méi)有加載完成時(shí)，參數(shù)就已經(jīng)下發(fā)，那么就會(huì)出現(xiàn)功能軟件收不到系統(tǒng)下發(fā)的參數(shù)的情況，這將影響該功能的正常通信。因此，必須保證參數(shù)下發(fā)一定是在FPGA完全加載成功之后。

3） 程序加載失敗

FPGA加載的機(jī)理是將存儲(chǔ)器里面的配置碼流讀出來(lái)，再按照特定的時(shí)序與接口關(guān)系寫(xiě)入FPGA，用以配置FPGA內(nèi)部的交叉互聯(lián)線。在機(jī)載復(fù)雜的電磁環(huán)境下，可能會(huì)出現(xiàn)加載異常，如配置過(guò)程中某些bit反轉(zhuǎn)等，這將導(dǎo)致程序加載后通信功能異常的情況。

4） 初始復(fù)位失敗

FPGA加載后，一般的做法是在時(shí)鐘鎖定后依靠FPGA本身內(nèi)部產(chǎn)生一個(gè)復(fù)位信號(hào)，但是實(shí)際工程應(yīng)用中發(fā)現(xiàn)，這種初始復(fù)位方法可能會(huì)出現(xiàn)復(fù)位失敗的情況，一旦初始復(fù)位失效，將導(dǎo)致FPGA內(nèi)部許多寄存器變量處于不定狀態(tài)，狀態(tài)機(jī)很容易處于非法狀態(tài)，因此將導(dǎo)致通信功能異常。

5） 時(shí)鐘鎖定時(shí)間過(guò)長(zhǎng)

FPGA加載后，每個(gè)版本都需要利用數(shù)字時(shí)鐘管理器對(duì)輸入時(shí)鐘重新進(jìn)行鎖定，但是每次鎖定所需要的鎖定時(shí)間是不固定的。

在時(shí)鐘鎖定過(guò)程中FPGA不能正常工作。因此，如果某個(gè)功能版本的FPGA時(shí)鐘鎖定時(shí)間較長(zhǎng)，系統(tǒng)下發(fā)參數(shù)時(shí)FPGA的時(shí)鐘還未鎖定，那么FPGA將收不到系統(tǒng)下發(fā)參數(shù)，這也會(huì)導(dǎo)致通信功能異常。

6） 收發(fā)串行器/解串器失鎖

位于通用信號(hào)處理模塊和信道模塊上的收發(fā)串化器及解串器組依靠同步字的通信來(lái)保證收發(fā)兩端同步。一般的做法是系統(tǒng)周期監(jiān)視通用信號(hào)處理模塊和信道模塊上的解串器同步指示信號(hào)，同步指示信號(hào)經(jīng)FPGA上報(bào)系統(tǒng)，一旦系統(tǒng)發(fā)現(xiàn)收發(fā)兩端失步，將通過(guò)FPGA向串化器發(fā)送同步建立請(qǐng)求，串化器將重啟同步字發(fā)送流程。此種方法雖然可以保證收發(fā)兩端失步后再恢復(fù)，但是這種周期監(jiān)測(cè)需要搶占系統(tǒng)底層的資源，對(duì)于某些實(shí)時(shí)性要求很高的通信模式而言，這將引發(fā)通信的異常中斷，因此，此種情況下，不會(huì)允許采用周期監(jiān)測(cè)的方式來(lái)監(jiān)視串化器及解串器兩端的同步狀態(tài)。

依靠收發(fā)兩端的初始同步非常關(guān)鍵，但是另一方面如果某些FPGA版本加載時(shí)間過(guò)長(zhǎng)，在FPGA還未加載成功之前，系統(tǒng)就下發(fā)了初始化同步建立請(qǐng)求，此時(shí)該建立請(qǐng)求將被丟失，由于沒(méi)有周期性的同步監(jiān)測(cè)，串化器與解串器兩端將一直處于失步狀態(tài)，這將導(dǎo)致該功能一直異常。

以上六種情況都將給通信功能帶來(lái)極高的故障風(fēng)險(xiǎn)，但是對(duì)于機(jī)載通信的高可靠性要求而言，此類風(fēng)險(xiǎn)是不能接受的。因此，實(shí)際工程設(shè)計(jì)中需要針對(duì)FPGA動(dòng)態(tài)加載后的故障風(fēng)險(xiǎn)采取一些容錯(cuò)及糾正措施，以降低此類故障的發(fā)生概率。

3 一般的容錯(cuò)設(shè)計(jì)方法

目前主流的FPGA芯片都提供了FPGA加載完成的指示信號(hào)。以XILINX的FPGA為例，當(dāng)FPGA完成加載后有專用的FPGA加載完成標(biāo)識(shí)，DONE信號(hào)輸出。因此，一般針對(duì)動(dòng)態(tài)加載過(guò)程中出現(xiàn)的異常問(wèn)題，最常見(jiàn)的做法是利用DONE信號(hào)來(lái)檢測(cè)FPGA是否完成加載。

最常用的設(shè)計(jì)是由DSP檢測(cè)FPGA加載成功的DONE信號(hào)來(lái)完成，如圖3所示，具體流程如下：

1） 從收到系統(tǒng)下發(fā)的版本切換指令開(kāi)始，DSP啟動(dòng)計(jì)時(shí)器，同時(shí)周期檢測(cè)DONE信號(hào)；

2） 如果DSP檢測(cè)到DONE信號(hào)有效，則上報(bào)系統(tǒng)FPGA加載完成，可以啟動(dòng)參數(shù)下發(fā)流程；

3） 當(dāng)計(jì)時(shí)達(dá)到最大時(shí)間時(shí)，如果DONE信號(hào)無(wú)效，則回到1），DSP將重新啟動(dòng)FPGA加載過(guò)程，同時(shí)加載次數(shù)計(jì)數(shù)器加1；

4） 如果連續(xù)[N]次加載失敗后，由DSP上報(bào)系統(tǒng)，加載失敗。

這種處理方式完全依靠FPGA加載后自身的DONE信號(hào)，從機(jī)理上講該信號(hào)反應(yīng)了配置碼流是否完全送入FPGA，并且成功配置了交叉互聯(lián)線，但是該信號(hào)并不能反映第2節(jié)所述的諸如初始復(fù)位失效，時(shí)鐘鎖定時(shí)間過(guò)長(zhǎng)等問(wèn)題。從實(shí)際工程應(yīng)用情況來(lái)看，采用該設(shè)計(jì)后，動(dòng)態(tài)加載中的異常情況有所緩解，但依然非常明顯，對(duì)于機(jī)載航空通信而言，依然不可接受。

因此為提升機(jī)載環(huán)境下FPGA程序加載的可靠性，有必要設(shè)計(jì)一種更加可靠的檢測(cè)邏輯。

4 一種新的動(dòng)態(tài)加載初始化邏輯設(shè)計(jì)

為解決上述問(wèn)題，本文設(shè)計(jì)了一種更加可靠的FPGA加載邏輯，該設(shè)計(jì)從容錯(cuò)機(jī)制上更加嚴(yán)格，且不僅提升了動(dòng)態(tài)加載過(guò)程的功能可靠性，還兼顧了功能運(yùn)行過(guò)程中的可靠性。該邏輯設(shè)計(jì)的流程如圖4所示。endprint

1） 從收到系統(tǒng)下發(fā)的版本切換指令開(kāi)始，DSP啟動(dòng)計(jì)時(shí)器，同時(shí)周期檢測(cè)DONE信號(hào)，轉(zhuǎn)至2）；

2） DSP周期檢測(cè)到DONE信號(hào)，有效轉(zhuǎn)至3），否則轉(zhuǎn)至4）；

3） DSP周期檢測(cè)FPGA版本標(biāo)識(shí)號(hào)，版本號(hào)有效則轉(zhuǎn)至5），否則轉(zhuǎn)至9），同時(shí)加載次數(shù)計(jì)數(shù)器加1；

4） 當(dāng)計(jì)時(shí)達(dá)到最大時(shí)間時(shí)，如果DONE信號(hào)無(wú)效，則回到9），同時(shí)加載次數(shù)計(jì)數(shù)器加1；

5） DSP回讀FPGA時(shí)鐘鎖定標(biāo)識(shí)，鎖定標(biāo)識(shí)有效則轉(zhuǎn)至6），否則轉(zhuǎn)至9），同時(shí)加載次數(shù)計(jì)數(shù)器加1；

6） DSP向FPGA發(fā)送復(fù)位指示轉(zhuǎn)至7）；

7） DSP上報(bào)系統(tǒng)FPGA動(dòng)態(tài)加載完成，可以啟動(dòng)參數(shù)下發(fā)流程，轉(zhuǎn)至8）；

8） FPGA正常運(yùn)行過(guò)程中，一旦檢測(cè)到串化器及解串器處于閑狀態(tài)，則通知DSP啟動(dòng)同步字發(fā)送流程，一旦串化器有數(shù)要發(fā)送，則立刻停止同步字發(fā)送。同時(shí)，DSP檢測(cè)FPGA的時(shí)鐘鎖定指示，一旦發(fā)現(xiàn)失鎖，則轉(zhuǎn)至6）；

9） 如果加載次數(shù)計(jì)數(shù)器小于[N，]則轉(zhuǎn)至1），重啟加載過(guò)程，否則由DSP上報(bào)系統(tǒng)，加載失敗。

從上述流程可以看出，該設(shè)計(jì)相對(duì)傳統(tǒng)的容錯(cuò)做法主要有以下改進(jìn)：

在使用DONE信號(hào)作為加載完成指示的基礎(chǔ)上，增加了DSP，對(duì)FPGA進(jìn)行版本回讀及時(shí)鐘鎖定檢測(cè)。確保動(dòng)態(tài)加載后，F(xiàn)PGA已經(jīng)開(kāi)始正常工作。

為保證動(dòng)態(tài)加載后FPGA內(nèi)部存儲(chǔ)器的初始狀態(tài)固定，增加了DSP對(duì)FPGA的初始化復(fù)位操作；為了保證FPGA的可靠運(yùn)行，針對(duì)FPGA的時(shí)鐘鎖定信號(hào)進(jìn)行了實(shí)時(shí)檢測(cè)；為防止串行器/解串器失步，采用空閑時(shí)鐘及同步的方法，能有效提高串化器與解串器的穩(wěn)定性。

5 驗(yàn)證情況

在某通信系統(tǒng)中，使用某型機(jī)載航空電臺(tái)，針對(duì)兩種初始化設(shè)計(jì)方法進(jìn)行了對(duì)比測(cè)試。

當(dāng)采用一般的只用DONE信號(hào)的初始化邏輯設(shè)計(jì)時(shí)，在不同功能切換，F(xiàn)PGA動(dòng)態(tài)加載時(shí)，很容易出現(xiàn)各種偶發(fā)且故障現(xiàn)象隨機(jī)的功能異常情況，針對(duì)此類功能異常現(xiàn)象，經(jīng)過(guò)大量的測(cè)試及分析后，均定位為與FPGA動(dòng)態(tài)加載密切相關(guān)的初始化異常。

在同樣的系統(tǒng)中，測(cè)試環(huán)境不變，對(duì)電臺(tái)中的初始化邏輯進(jìn)行設(shè)計(jì)，按照本文提出的方法修改后，重新測(cè)試。大量測(cè)試下未出現(xiàn)各類通信功能的異常情況，與此同時(shí)，一旦將電臺(tái)中的初始化設(shè)計(jì)退回原有設(shè)計(jì)，各種異常情況很容易再次復(fù)現(xiàn)，這表明本文提出的方法確實(shí)可靠有效。

目前，此方法已在多個(gè)平臺(tái)上推廣應(yīng)用，大量的實(shí)際應(yīng)用表明，該設(shè)計(jì)能夠有效降低FPGA在加載時(shí)的功能故障，提升機(jī)載電臺(tái)的穩(wěn)定性，進(jìn)而保證各種模式下機(jī)載通信的可靠性。因此，本文提出的初始化設(shè)計(jì)方法在實(shí)際工程應(yīng)用中有非常強(qiáng)的應(yīng)用前景。

6 結(jié) 語(yǔ)

基于實(shí)際工程研制中所遇到的FPGA動(dòng)態(tài)加載異常問(wèn)題，本文設(shè)計(jì)了一種全新的FPGA初始化邏輯。工程實(shí)踐驗(yàn)證表明，該方法簡(jiǎn)單可靠，且非常有效，能有效提升FPGA動(dòng)態(tài)加載的可靠性，能克服電臺(tái)中在功能切換過(guò)程中經(jīng)常出現(xiàn)的偶發(fā)異常情況。因此該方法對(duì)于提升電臺(tái)通信功能的穩(wěn)定性及機(jī)載通信的穩(wěn)定性有很強(qiáng)的現(xiàn)實(shí)意義。同時(shí)，該設(shè)計(jì)是基于DSP+FPGA開(kāi)發(fā)硬件架構(gòu)的一種通用設(shè)計(jì)，能非常方便地推廣移植到采用類似硬件架構(gòu)的平臺(tái)上。

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