張志鵬，張超，劉鐵鋒

一款深亞微米射頻SoC芯片的后端設(shè)計(jì)與實(shí)現(xiàn)*

張志鵬，張超，劉鐵鋒

（中國科學(xué)院沈陽自動(dòng)化研究所網(wǎng)絡(luò)化控制系統(tǒng)重點(diǎn)實(shí)驗(yàn)室，沈陽110016）

隨著集成電路的發(fā)展，片上系統(tǒng)芯片（SoC）技術(shù)廣泛應(yīng)用于多種領(lǐng)域中，越來越多的射頻、模擬、存儲(chǔ)器模塊集成到一塊芯片中。SoC芯片后端設(shè)計(jì)面臨尺寸特征小，芯片規(guī)模大，物理設(shè)計(jì)復(fù)雜程度高等問題。良好的芯片版圖設(shè)計(jì)是集成電路實(shí)現(xiàn)和成功的基礎(chǔ)之一。介紹了基于臺(tái)積電0.18μmULL低功耗工藝設(shè)計(jì)的射頻SoC電路結(jié)構(gòu)，在此基礎(chǔ)上，詳細(xì)說明了后端版圖設(shè)計(jì)流程與布局規(guī)劃，重點(diǎn)介紹了時(shí)鐘模塊設(shè)計(jì)，多時(shí)鐘電路及復(fù)雜時(shí)序關(guān)系設(shè)計(jì)的后端布局處理，供電設(shè)計(jì)以及布線優(yōu)化方法和技巧，對(duì)各類相關(guān)芯片的后端設(shè)計(jì)具有良好的借鑒意義。

片上系統(tǒng)芯片；后端布局；多時(shí)鐘設(shè)計(jì)；時(shí)鐘生成；后端流程；供電設(shè)計(jì)

1 引言

基于此，介紹一款射頻SoC芯片WiASoC2400的后端設(shè)計(jì)流程，通過布局規(guī)劃、電源設(shè)計(jì)、時(shí)鐘模塊設(shè)計(jì)、布線設(shè)計(jì)與優(yōu)化等過程，實(shí)現(xiàn)版圖設(shè)計(jì)并完成流片，滿足設(shè)計(jì)要求。

2 深亞微米射頻SoC芯片介紹

WiASoC2400是一款自主研發(fā)的2.4GHz高實(shí)時(shí)WIA-PA網(wǎng)絡(luò)片上系統(tǒng)芯片，采用臺(tái)積電0.18μm ULL低功耗工藝設(shè)計(jì)，芯片基于ARMcortex-M3，內(nèi)部結(jié)構(gòu)如圖1所示，包括MCU、定時(shí)器、總線、控制器等設(shè)計(jì)，集成射頻模塊、模擬模塊、SRAM模塊、EFLASH模塊等硬核，芯片尺寸大約25mm2，適用于工業(yè)無線通信應(yīng)用。

圖1 WiASoC2400內(nèi)部結(jié)構(gòu)框圖

3 芯片后端設(shè)計(jì)流程

芯片設(shè)計(jì)按照流程劃分，一般分為前端設(shè)計(jì)和后端設(shè)計(jì)。前端設(shè)計(jì)是從RTL代碼到網(wǎng)表，后端設(shè)計(jì)是從網(wǎng)表到GDS文件。因?yàn)樾酒?guī)模較大，軟硬模塊較多，因此設(shè)計(jì)流程采用自頂向下與自底向上相結(jié)合的混合設(shè)計(jì)模式；對(duì)時(shí)序要求較高的時(shí)鐘模塊，組合邏輯為主、布線復(fù)雜的AES模塊等，都采用了模塊單獨(dú)綜合布局布線設(shè)計(jì)，再從頂層進(jìn)行連接并自頂向下進(jìn)行前端綜合以及后端版圖設(shè)計(jì)。

后端設(shè)計(jì)流程如圖2所示，包括：

（1）設(shè)計(jì)數(shù)據(jù)與庫單元準(zhǔn)備，完成網(wǎng)表與物理實(shí)現(xiàn)單元的轉(zhuǎn)換[1]；

（2）布局規(guī)劃和電源布線規(guī)劃，其中重點(diǎn)解決輸入輸出（IO）單元和硬核IP單元的布局問題，電源網(wǎng)絡(luò)布線規(guī)劃根據(jù)芯片的功耗以及IO與硬核IP的位置，考慮關(guān)鍵單元的供電裕量，在芯片有效面積與電源網(wǎng)絡(luò)之間做最適合的均衡設(shè)計(jì)；

圖2 芯片后端設(shè)計(jì)流程圖

（3）標(biāo)準(zhǔn)單元基于時(shí)序與功耗的優(yōu)化放置；

滑翔翼的左側(cè)不可避免地擦過崖壁上的一塊凸石，撕扯開了一道豁口，滑翔翼劇烈地顫動(dòng)了一下，幾乎將他甩脫下去。他一只手死死地抓著翼面下方的三角架，另一只手握著操縱桿，努力控制著方向。破損的翼面極大地增加了控制的難度，還未等滑翔翼徹底平穩(wěn)下來，他便驚恐地發(fā)現(xiàn)，前方的江面又是一個(gè)急彎。

（4）時(shí)鐘樹綜合設(shè)計(jì)，通過在時(shí)鐘源與觸發(fā)器的時(shí)鐘端加入緩存器樹實(shí)現(xiàn)負(fù)載平衡，達(dá)到最小時(shí)鐘偏斜以滿足設(shè)計(jì)的時(shí)序約束；

（5）布線優(yōu)化，滿足包括時(shí)序，串?dāng)_，信號(hào)完整性以及可制造性規(guī)則的設(shè)計(jì)；

（6）提取寄生參數(shù)，得到真實(shí)的信號(hào)通路的電阻電容信息；

（7）靜態(tài)時(shí)序分析，采用寄生參數(shù)提取的文件反標(biāo)到后端生成的網(wǎng)表中，計(jì)算得到真實(shí)的延遲數(shù)據(jù)，并根據(jù)約束進(jìn)行靜態(tài)時(shí)序分析，對(duì)不滿足的時(shí)序路徑進(jìn)一步優(yōu)化；

（8）后仿仿真，對(duì)反標(biāo)過真實(shí)時(shí)序信息的網(wǎng)表進(jìn)行后仿仿真，檢驗(yàn)芯片設(shè)計(jì)功能；

（9）物理驗(yàn)證，通過版圖的DRC和LVS檢查，生成可以流片的GDS文件。

4 時(shí)鐘模塊設(shè)計(jì)

在同步數(shù)字系統(tǒng)電路中，時(shí)鐘信號(hào)是用來定義系統(tǒng)中數(shù)據(jù)移動(dòng)的時(shí)間參考，決定了數(shù)據(jù)傳輸?shù)乃俣群皖l率，同步數(shù)字系統(tǒng)的電路質(zhì)量嚴(yán)重依賴于時(shí)鐘的設(shè)計(jì)[2]。而因?yàn)閃iASoC2400是一款在工業(yè)通信應(yīng)用的芯片，為滿足工業(yè)無線通信的低功耗需求，需要設(shè)計(jì)包括深度睡眠、睡眠、待機(jī)、接收、發(fā)送、調(diào)試等多種操作模式，因此時(shí)鐘設(shè)計(jì)非常復(fù)雜，包括2個(gè)時(shí)鐘源，生成11個(gè)內(nèi)部時(shí)鐘，并且這些時(shí)鐘存在互采的情況。而在不同的操作模式下，2個(gè)時(shí)鐘源又可以被1、2、4、8分頻生成內(nèi)部時(shí)鐘，因此本芯片的時(shí)鐘模塊設(shè)計(jì)是很大的挑戰(zhàn)。時(shí)鐘生成結(jié)構(gòu)如圖3所示。

在后端設(shè)計(jì)實(shí)現(xiàn)中，時(shí)鐘模塊采用單獨(dú)設(shè)計(jì)，形成硬核IP再接入到頂層中。作為時(shí)鐘模塊最重要的因素，時(shí)鐘的時(shí)序環(huán)境作為硬核固化在設(shè)計(jì)中，可以避免時(shí)鐘模塊打散綜合做時(shí)鐘樹而產(chǎn)生很多復(fù)雜的時(shí)序路徑，且時(shí)鐘互采的延時(shí)不好控制。具體的時(shí)鐘模塊在設(shè)計(jì)時(shí)，由前端流程完成理想時(shí)鐘樹綜合，采用的是零偏移時(shí)鐘樹[3]以及最小的線延時(shí)模型[4]，生成網(wǎng)表后利用Synopsys的后端工具ICCompiler進(jìn)行一個(gè)完整的后端流程設(shè)計(jì)，首先的目標(biāo)是減少兩個(gè)源時(shí)鐘clk32M和clk32K的時(shí)鐘偏移，然后考慮在一個(gè)生成時(shí)鐘來源于一個(gè)時(shí)鐘源以及單一分頻的情況下將各個(gè)生成時(shí)鐘在時(shí)鐘模塊的輸出口盡量保證整齊，使系統(tǒng)的時(shí)序優(yōu)化在可控的允許范圍內(nèi)并且也降低同步信號(hào)開關(guān)的供電噪聲[5]。

圖3 時(shí)鐘生成結(jié)構(gòu)示意圖

但是，由于存在一個(gè)生成時(shí)鐘可以來自不同的時(shí)鐘源，或者同一時(shí)鐘源的不同分頻模式，因此還需要進(jìn)行交互再優(yōu)化，將第一輪完成后端設(shè)計(jì)的時(shí)鐘模塊輸出網(wǎng)表，提取寄生參數(shù)文件到Prime Time做靜態(tài)時(shí)序分析，生成反標(biāo)文件做仿真。計(jì)算來源于兩個(gè)時(shí)鐘源和各自不同的分頻模式時(shí)，生成時(shí)鐘端口到源時(shí)鐘端口的真實(shí)延時(shí)，再返回后端設(shè)計(jì)流程，通過分析時(shí)鐘電路結(jié)構(gòu)，找到適合的路徑，通過插入延時(shí)緩沖器來實(shí)現(xiàn)所有時(shí)鐘在所有模式下的均衡。這樣就可以得到所有操作模式下的生成時(shí)鐘延時(shí)值，避免出現(xiàn)不可控制的大的時(shí)序違例。

其中，最重要的就是分析時(shí)鐘電路結(jié)構(gòu)，找到各生成時(shí)鐘電路中只影響單獨(dú)模式的路徑，而不會(huì)影響到其它模式的時(shí)鐘路徑延時(shí)，采用set_min_delay命令對(duì)需要增加延時(shí)的路徑的兩個(gè)端口之間增加緩沖器，命令如下：

set_min_delay 0.25-from[get_pins{U571/Y}]-to[get_ports fclk]

set_min_delay 0.255-from[get_pins{U572/Y}]-to[get_portshclk]

通過在后端設(shè)計(jì)中增加均衡緩沖器的設(shè)計(jì)，可實(shí)現(xiàn)所有操作模式下，各個(gè)生成時(shí)鐘點(diǎn)的延時(shí)基本一致。將時(shí)鐘模塊作為硬核嵌入到WiASoC2400的整體設(shè)計(jì)中，設(shè)置為don’t_touch，在時(shí)鐘設(shè)置上，在SDC文件中，設(shè)置set_clock_latency命令確定真實(shí)時(shí)鐘的最大、最小條件下的時(shí)序信息，具體命令如下：

set_clock_latency-source-min 1.902[get_clocks{wtclk}]

set_clock_latency-source-max 5.083[get_clocks{wtclk}]

在真實(shí)時(shí)鐘命令下，增加set_clock_uncertainty命令到SDC文件中，確保在時(shí)序分析中留有不同頻率和不同時(shí)鐘源生成時(shí)鐘產(chǎn)生掩飾偏差的時(shí)序裕量，設(shè)置值為所有操作模式中差值的最大值，具體命令如下：

set_clock_uncertainty-setup 0.188 [get_clocks{tim1clk}]

set_clock_uncertainty -hold 0.003 [get_clocks{tim1clk}]

通過對(duì)硬核時(shí)鐘模塊進(jìn)行后仿仿真，得到各個(gè)生成時(shí)鐘在兩個(gè)時(shí)鐘源以及不同分頻模式下產(chǎn)生的最大、最小條件下的延時(shí)時(shí)間，如表1和表2所示。

表1 最大條件下生成時(shí)鐘的源延時(shí)

表2 最小條件下生成時(shí)鐘的源延時(shí)

5 布局方法與電源布線

合理的布局、布線可以起到優(yōu)化時(shí)序，降低功耗，減少成本的作用[6]。WiASoC2400在數(shù)字后端設(shè)計(jì)中，采用射頻電路與模擬電路單獨(dú)設(shè)計(jì)，因?yàn)镸CU需要對(duì)射頻模塊進(jìn)行精準(zhǔn)參數(shù)控制，因此射頻模擬部分與數(shù)字部分的pin的接口多達(dá)208個(gè)，如果采用傳統(tǒng)的文件列表形式列出放置pin的位置以及坐標(biāo)的方式，必然會(huì)造成很大的工作量，同時(shí)產(chǎn)生錯(cuò)誤的幾率也會(huì)大大增加。在本設(shè)計(jì)，采用直接由工具方法生成布局文件流程，如圖4所示，首先利用Cadence的Virtuoso工具，將射頻模擬的硬核版圖，包括輸入輸出pin的位置以及數(shù)字部分的電源環(huán)路的信息導(dǎo)出GDS文件，輸入給Synopsys的Milkyway工具，產(chǎn)生這些信息的floorplan文件，將floorplan文件導(dǎo)入ICCompiler工具，在ICCompiler中做電源規(guī)劃布線、硬核IP擺放以及電源連接等設(shè)計(jì)工作，最后生成DEF文件，作為后續(xù)設(shè)計(jì)的布局基礎(chǔ)。

圖4 工具生成布局文件流程

電源布線的設(shè)計(jì)與優(yōu)化要求在整個(gè)設(shè)計(jì)中供電均勻且充分[7]，在保證可靠性的前提下，提供更高的信號(hào)布線利用空間，還需要根據(jù)芯片設(shè)計(jì)的實(shí)際功耗和壓降以及電遷移率等方面要求，確定增加/減少電源和地線的寬度以及供電引腳的數(shù)量。設(shè)計(jì)采用1P6M工藝設(shè)計(jì)，芯片內(nèi)部按照傳統(tǒng)的Metal1,3,5水平方向，Metal2,4,6垂直方向。而在電源環(huán)路設(shè)計(jì)中，采用了疊層金屬環(huán)路供電方式，如圖5所示，即電源和地的環(huán)路采用Metal6和Metal5疊在一起形成環(huán)形，芯片內(nèi)部的Straps采用Metal6垂直，Metal5水平的方法放置。這樣放置的方法的好處是，相對(duì)傳統(tǒng)布線方式，節(jié)省了一條電源環(huán)路的寬度，因?yàn)殡娫喘h(huán)路是在芯片最外圈，因此可以節(jié)省很大的面積。而且由于Metal6的布線寬度以及間距規(guī)則要求非常大，做信號(hào)線布線可利用率很低，而為了Metal6的密度要求，用其來做Straps不但可以利用其可流過電流大，壓降低的優(yōu)點(diǎn)，還可以提高其它金屬層的布線利用率，減少寄生電容[8]，同時(shí)滿足了密度要求的可生產(chǎn)規(guī)則。

圖5 疊層金屬環(huán)路供電圖

6 芯片版圖與封裝

WiASoC2400芯片的實(shí)際版圖如圖6所示，采用臺(tái)積電0.18umCMOS工藝完成，實(shí)現(xiàn)了流片，采用QFN56封裝，并完成了封裝測(cè)試，封裝圖如圖7所示，經(jīng)過對(duì)芯片功能與性能以及功耗測(cè)試，實(shí)際測(cè)試結(jié)果滿足設(shè)計(jì)需求。

圖6 WiASoC2400芯片版圖

圖7 WiASoC2400芯片封裝圖

7 結(jié)束語

對(duì)一款深亞微米射頻SoC的數(shù)字后端設(shè)計(jì)與實(shí)現(xiàn)方法進(jìn)行研究，在簡(jiǎn)單介紹WiASoC2400的內(nèi)部結(jié)構(gòu)的基礎(chǔ)上，通過說明數(shù)字版圖后端設(shè)計(jì)流程，詳細(xì)介紹了時(shí)鐘模塊設(shè)計(jì)，布局規(guī)劃，電源設(shè)計(jì)及優(yōu)化等過程，最后給出了芯片的版圖設(shè)計(jì)。這款射頻SoC的設(shè)計(jì)解決了多模塊多硬核IP的后端設(shè)計(jì)復(fù)雜度問題，同時(shí)也解決了多時(shí)鐘源與多操作模式的復(fù)雜時(shí)序問題，進(jìn)而提出了疊層供電布線的方式，對(duì)各種相關(guān)芯片的設(shè)計(jì)具有良好的借鑒意義以及實(shí)現(xiàn)價(jià)值。

[1] 張玲，羅靜，百萬門系統(tǒng)級(jí)芯片的后端設(shè)計(jì)[J].電子與封裝，2010,10(5)：25-29.Zhang Ling,Luo Jing,The Back-end Design of Millions Gates SoC[J].Electronicsand Packaging,2010,10(5)：25-29.

[2] J.P.Fishburn,Clock Skew Optimization.IEEETransactions on Computers,C-39：945-951,July 1990.

[3]R.-S.Tasy,An Exact Zero Skew Clock Routing Algorithm.IEEE Transactions on CAD/ICAS,Vol.12,No.2,pp.242-249,February 1993.

[4]T.-H.Chao,Y.-C.Hsu,J.-M.Ho,A.B.Khang,Zero Skew Clock Routing with Minimum Wirelength.IEEE Ttransactionson Circuitsand Systems II：Analog and Digital Signal Processing,Vol.39,No.11,pp.799-814,November 1992.

[5]W.-C.D.Lam,C.-K.Koh,and C.-W.A.Tsao,Power Supply Noise Suppression via Clock Skew Scheduling.In Proc.ISQED,pp.355-360,2002.

[6]Wang Donghui,Yu Qian,Hong Yingetc.,Super VBack-end Design Flow Based on Astro[J].Proceedings of ISCIT2005 IEEE,1477-1480,2005.

[7] 鄒文英，徐新宇，徐睿，一款深亞微米ASIC芯片的后端設(shè)計(jì)[J].電子與封裝，2012,12(8)：26-29.Zou Wenying,Xu Xinyu,Xu Rui,The Back-end Design of a Deep Submicron ASIC Chip[J].Electronics and Packaging,2012,12(8)：26-29.

[8] 劉金禾，林平分，一種減少金屬層數(shù)的芯片物理設(shè)計(jì)方法[J].科技信息，2012,(11)：18,66.Liu Jinhe,Lin Pingfen,AMethod of Chip Physical Design to Reducethe Number of Metal Layers[J].Science,2012,(11)：18,66.

The Back-end Design and Implementation of a Deep Submicrometer RF SoC

Zhang Zhipeng,Zhang Chao,Liu Tiefeng
（Key Lab.of Networked Control Systems,ShenyangInstituteof Automation ChineseAcademy of Sciences,Shenyang 110016,China）

With the development of integrated circuit,the system on chip (SoC)technology is widely used in many applications,as more and more RF modules,analog modules and memory modules are embedded into one chip.The SoC back-end design confronts more challenges such as smaller feature size,larger chip area and more complex physical design.A remarkable layout design is one of the elements of the integrated circuit implemention and success.RF SoC circuit structure based on TSMC 0.18μmULL low power consumption process design is introduced,and on this basis,back-end layout design process and layout planning are explained in detail,mainly focusing on the clock generation module design,back-end processing method of multi-clock circuit and complex timing relationship design,power supply plan and layout optimization methods and techniques,that supplies a good reference to many relevant kinds of beckend chip design.

System on Chip;Back-end layout processing;Multi-clock design;Clock generation;Back-end flow;Power supply design

10.3969/j.issn.1002-2279.2017.06.001

TP277

A

1002-2279-（2017）06-0001-06

國家科技重大專項(xiàng)，新一代寬帶無線移動(dòng)通信網(wǎng)重大專項(xiàng)資助（03專項(xiàng)），高實(shí)時(shí)WIA-PA網(wǎng)絡(luò)片上系統(tǒng)（SoC）研發(fā)與示范應(yīng)用（編號(hào)：2015ZX03003010）

張志鵬（1980—），男，遼寧省沈陽市人，高級(jí)工程師，碩士，主研方向：工業(yè)控制領(lǐng)域芯片后端設(shè)計(jì)。

2017-11-20