朱立坤，賈方秀*，李興隆

(1.南京理工大學(xué) 智能彈藥國防重點(diǎn)學(xué)科實(shí)驗(yàn)室，南京 210094； 2.中國工程物理研究院 化工材料研究所，綿陽 621900)

基于激光導(dǎo)引頭信號的并行高速FFT算法設(shè)計(jì)

朱立坤1，賈方秀1*，李興隆2

(1.南京理工大學(xué) 智能彈藥國防重點(diǎn)學(xué)科實(shí)驗(yàn)室，南京 210094； 2.中國工程物理研究院 化工材料研究所，綿陽 621900)

為了減少激光半主動(dòng)武器中測量光學(xué)器件光斑點(diǎn)坐標(biāo)時(shí)噪聲和干擾對探測精度影響、增加脈沖信號的測量帶寬、提取信號的有效值，同時(shí)克服串行快速傅里葉變換(FFT)運(yùn)算耗時(shí)及時(shí)間復(fù)雜度較大的問題，基于多核和并行架構(gòu)的SoC-FPGA平臺以及OpenCL軟件，提出了實(shí)現(xiàn)并行FFT的計(jì)算方法。結(jié)果表明，利用該方法可使FFT(1-D)的時(shí)間復(fù)雜度下降到原來的1/Q，得到了較好的加速效果;通過3種平臺(先進(jìn)精簡指令集微處理器、數(shù)字信號處理器和片上系統(tǒng)現(xiàn)場可編程門陣列)的運(yùn)算耗時(shí)實(shí)驗(yàn)對比，該算法運(yùn)算耗時(shí)為6.0449ms(1-D 4096點(diǎn))，要比同點(diǎn)數(shù)其它兩種平臺運(yùn)算耗時(shí)少。并行FFT算法不僅滿足激光半主動(dòng)導(dǎo)引頭信號實(shí)時(shí)性的要求，而且可以達(dá)到去噪的效果，能有效地降低噪聲和背景光的影響。

測量與計(jì)量；并行快速傅里葉變換；SoC-FPGA；OpenCL；時(shí)間復(fù)雜度；激光半主動(dòng)

引 言

激光半主動(dòng)尋的制導(dǎo)武器(laser semi-active search guide weapons，LSSGWS)具有制導(dǎo)精度高、抗干擾能力強(qiáng)、結(jié)構(gòu)簡單、成本低、使用方便等優(yōu)點(diǎn)，因而被廣泛應(yīng)用于武器裝備中，成為使用頻率最高的光電精確制導(dǎo)武器[1-4]。半主動(dòng)激光制導(dǎo)武器主要依靠武器前端的激光導(dǎo)引頭起作用[5]。激光導(dǎo)引頭由光學(xué)系統(tǒng)收集激光照射目標(biāo)物體上反射的回波，利用位置敏感探測器(position sensitive detector，PSD)或者四象限探測器(quadrant detector，QD)等光學(xué)位置傳感器進(jìn)行制導(dǎo)。

采用10脈沖/s～20脈沖/s脈沖激光進(jìn)行制導(dǎo)時(shí)，探測器多采用速度響應(yīng)快的光學(xué)位置傳感器，探測器會(huì)輸出納秒級的脈沖信號[6]。實(shí)際使用過程中，探測儀器性能要受到噪聲及干擾的影響和限制。光學(xué)探測器主要的噪聲來源包括熱噪聲、散粒噪聲和閃爍噪聲等[7]；干擾主要由暗電流、背景光等引起的。當(dāng)激光制導(dǎo)過程中，目標(biāo)的反射率低或者傳輸距離遠(yuǎn)時(shí)，光信號會(huì)更加微弱，這時(shí)就需要盡可能消除探測器上噪聲和干擾的影響提取有用的信號以獲得準(zhǔn)確的光斑位置。

ZHAO[8]等人研究并實(shí)現(xiàn)了基于通用并行計(jì)算架構(gòu)平臺的快速傅里葉變換(fast Fourier transformation,FFT)并行計(jì)算，但是只局限于NVIDIA公司的統(tǒng)一通用并行計(jì)算架構(gòu)平臺。YIN[9]等人利用小波理論對PSD信號進(jìn)行有用信號的提取，但是小波轉(zhuǎn)換在常規(guī)處理器上實(shí)現(xiàn)很復(fù)雜。而采用FFT對光學(xué)位置探測器所獲得的信號進(jìn)行處理，不但可以有效地消除誤差，增加光斑位置探測的精度，而且可以很方便地在彈載計(jì)算機(jī)上實(shí)現(xiàn)。但是常規(guī)的數(shù)字信號處理器(如數(shù)字信號處理器(digital signal processing,DSP)、先進(jìn)精簡指令集微處理器(advanced risc machine,ARM)、FFT處理器等)在處理速度及處理時(shí)間上都無法滿足彈載計(jì)算機(jī)對時(shí)間及功耗的要求。ZHAN等人[10]利用現(xiàn)場可編程門陣列(field-programmable gate array,FPGA)實(shí)現(xiàn)了多路并行結(jié)構(gòu)的 FFT 處理器，但是進(jìn)行FPGA開發(fā)時(shí)，需要了解FPGA硬件開發(fā)的特定領(lǐng)域的知識，并且VHDL和Verilog硬件描述語言可移植性較低，在移植的過程中受到FPGA邏輯單元陣列數(shù)量的限制。

本文中提出了使用OpenCL實(shí)現(xiàn)FFT算法的方法，通過一個(gè)高級語言合成工具映射到片上系統(tǒng)(system on chip,SoC)-FPGA上實(shí)現(xiàn)OpenCL并行運(yùn)行。該方法的主要優(yōu)點(diǎn)是：(1)增加了FFT算法的高效性、可靠性，利用OpenCL在SoC-FPGA上實(shí)現(xiàn)并行FFT可以大大減少FFT算法的運(yùn)行時(shí)間，利用FPGA實(shí)現(xiàn)硬件加速器，大大增加了算法運(yùn)行的可靠性,并且OpenCL具有“一次編寫、各設(shè)備上運(yùn)行”等優(yōu)勢，使得面向OpenCL的程序具有高度可移植性；(2)減少了實(shí)現(xiàn)機(jī)制的功耗和增加了便捷性，SoC-FPGA實(shí)現(xiàn)了硬核處理系統(tǒng)(hard proceisor system,HPS)性能(在設(shè)計(jì)中加入了隨機(jī)存取存儲(chǔ)器(random access memory,RAM)、只讀存儲(chǔ)器(read only memory,ROM)、串行外設(shè)接口(serial peripheral interface,SPI)、控制器局域網(wǎng)絡(luò)(controll area network,CAN)等常用模塊，極大擴(kuò)展了SoC的應(yīng)用領(lǐng)域，方便系統(tǒng)增加各類常用的傳感器)的同時(shí)又兼顧低功耗的特性，這使得SoC-FPGA很適合作為數(shù)字信號處理器應(yīng)用到激光半主動(dòng)武器系統(tǒng)中。

1 激光半主動(dòng)光電位置探測器件信號特點(diǎn)

為了增強(qiáng)激光發(fā)射器在大氣中的峰值功率，一般激光發(fā)射器都會(huì)發(fā)射重頻較低、脈寬較窄的脈沖光。直接照射到目標(biāo)上經(jīng)過目標(biāo)的反射，被導(dǎo)引頭的光學(xué)系統(tǒng)探測到并且光電位置探測器會(huì)產(chǎn)生相應(yīng)的信號，并有相關(guān)數(shù)字信號處理電路，最后控制導(dǎo)彈的姿態(tài)并命中目標(biāo)。光電位置傳感器單一引腳經(jīng)過單一I/V(電流/電壓)轉(zhuǎn)換后輸出的波形如圖1中1通道波形所示。

Fig.1 The waveform of position sensor

a—outside the darkroom with high intensity b—in the darkroom with high intensity c—in the darkroom with low intensity

輸出波形的主要特點(diǎn)是：(1)由于背景光的影響，波形輸出時(shí)有個(gè)直流變量，表現(xiàn)在圖1a中就是初始值并不是在零點(diǎn)位置；(2)消除背景光影響后在光強(qiáng)較強(qiáng)的情況下，波形完美可以進(jìn)行數(shù)據(jù)采集，但是在光強(qiáng)較弱的情況下各種噪聲比較多，原始信號幾乎被泯滅在噪聲中，表現(xiàn)在圖1c中就是幾乎辨別不出原始信號；(3)周期T=10Hz～20Hz。所以就要求4路信號的運(yùn)算在50ms～100ms之內(nèi)完成，單路信號的運(yùn)算在12.5ms～25ms之內(nèi)完成。

2 面向OpenCL的SoC-FPGA并行高速FFT設(shè)計(jì)

由于FFT具有蝶型單元和組的概念等特點(diǎn)，所以對FFT算法進(jìn)行并行化處理是快速、可靠的方法之一。MAIMAITIJIANG等人[11]研究了FFT算法并行計(jì)算的實(shí)現(xiàn)。SoC-FPGA不僅具有FPGA結(jié)構(gòu)可方便實(shí)現(xiàn)FFT的并行操作，而且具有ARM處理器，很容易對數(shù)據(jù)進(jìn)行管理和分配處理。

為了在SoC-FPGA實(shí)現(xiàn)并行FFT運(yùn)算，需要在芯片內(nèi)部進(jìn)行外圍電路和網(wǎng)絡(luò)互連的協(xié)議(internet protocol,IP)核添加，圖2是添加完成后的主要系統(tǒng)框圖。

Fig.2 Hardware architecture of SoC-FPGA for FFT

為了更方便地實(shí)現(xiàn)FFT的并行化處理，選用OpenCL作為設(shè)計(jì)的主體語言，SoC-FPGA的OpenCL主要面向信號處理類應(yīng)用的客戶，是用C語言開發(fā)FPGA的新方法。而SoC-FPGA具有的并行和多核處理的架構(gòu)非常適用于基于異構(gòu)平臺運(yùn)行應(yīng)用程序接口的OpenCL的運(yùn)行。

一個(gè)完整的OpenCL運(yùn)行程序通常由兩部分組成：一個(gè)宿主機(jī)程序和一個(gè)或多個(gè)內(nèi)核組成的集合。宿主機(jī)程序是在宿主機(jī)(本次為ARM)上運(yùn)行，內(nèi)核在OpenCL設(shè)備上執(zhí)行，它是完成整個(gè)OpenCL應(yīng)用的具體工作。

圖3展示了作者設(shè)計(jì)的并行高速FFT的主要組成及基本工作流程。內(nèi)核函數(shù)的設(shè)計(jì)會(huì)在接下來進(jìn)行討論。

Fig.3 Action of OpenCL in SoC-FPGA

2.1 FFT算法

FFT本身具有很好的分治特性，根據(jù)這個(gè)特點(diǎn)來研究它的并行性特征[12],實(shí)現(xiàn)在SoC-FPGA平臺的運(yùn)行。

對N點(diǎn)序列x(n)，其離散傅里葉變換(discrete Fourier transform,DFT)的變換對定義為：

作為初一新生的數(shù)學(xué)教師，常會(huì)聽到學(xué)生說“這題怎么這么難啊”，而且原本在小學(xué)反應(yīng)不錯(cuò)的學(xué)生，課上也默不作聲了，學(xué)習(xí)數(shù)學(xué)的熱情也減了幾分，更別提對數(shù)學(xué)有興趣了。因而如何引導(dǎo)他們盡快過渡、是我們每一位初中數(shù)學(xué)教師的重要責(zé)任。所以我根據(jù)學(xué)生的心理特點(diǎn)，試著從教法與學(xué)法入手，做了一些探索。

W0=1,WN/2=-1,

采樣點(diǎn)為N時(shí)，按時(shí)間抽取基-2 FFT共需log2N級的蝶形運(yùn)算，且每一級有N/2個(gè)蝶形運(yùn)算。實(shí)現(xiàn)時(shí)先對輸入采樣點(diǎn)進(jìn)行倒位序調(diào)整，再逐級作蝶形運(yùn)算，最后得到正序的FFT輸出。

由于FFT中每一級的蝶形運(yùn)算存在相互獨(dú)立性，根據(jù)蝶形運(yùn)算的原理，引入并行執(zhí)行的思想。

2.2 算法并行化

歸并過程是整個(gè)FFT變換的核心。并行歸并算法的初始思想就是將輸入元素均勻的分布在處理機(jī)上[12]。對于具有N個(gè)采樣點(diǎn)的FFT序列，需要M=log2N級來計(jì)算得到最終的輸出結(jié)果。第1級先計(jì)算得到N/2個(gè)兩兩元素組成的FFT序列，第2級將前一級歸并為N/4個(gè)元素的FFT序列，以此類推，直到求出最后的FFT序列。用OpenCL實(shí)現(xiàn)FFT的過程具體如圖4所示。

Fig.4 FFT for 64-element sequence with 4 work items

具體在SoC-FPGA上用OpenCL實(shí)現(xiàn)FFT并行計(jì)算時(shí)主要涉及到內(nèi)核的硬件實(shí)現(xiàn)，實(shí)現(xiàn)過程是通過FPGA的軟件開發(fā)工具包編譯OpenCL的內(nèi)核產(chǎn)生一個(gè)電阻晶體管邏輯電路項(xiàng)目，從而實(shí)例化一個(gè)寬的流水線結(jié)構(gòu)。主機(jī)程序是按照初始化平臺、尋找設(shè)備、打印設(shè)備信息、創(chuàng)建設(shè)備上下文、在設(shè)備上下文中創(chuàng)建指令隊(duì)列、載入設(shè)備代碼、編譯設(shè)備代碼、創(chuàng)建核函數(shù)對象、設(shè)置核函數(shù)參量、運(yùn)行核函數(shù)、等待核函數(shù)運(yùn)行結(jié)束、清除所有對象等流程進(jìn)行編寫[13]。內(nèi)核的執(zhí)行流程見圖5。工作項(xiàng)目流程是一個(gè)平行的流水線FFT加速器。已進(jìn)入加速器的工作項(xiàng)目連續(xù)交錯(cuò)正好經(jīng)歷一個(gè)時(shí)鐘周期，當(dāng)工作項(xiàng)目之間需要數(shù)據(jù)交換時(shí)，必須停止當(dāng)前的工作項(xiàng)目，在柵欄的作用下進(jìn)行同步化，之后各個(gè)工作項(xiàng)目繼續(xù)進(jìn)行下一階段的計(jì)算，直到整個(gè)項(xiàng)目完成。

Fig.5 Flow of N-D parallel FFT algorithm

整個(gè)FFT并行具體計(jì)算過程是：假設(shè)N點(diǎn)的數(shù)據(jù)序列，在進(jìn)行FFT變換時(shí)，每級都需要經(jīng)過N/2個(gè)蝶形運(yùn)算；Kernel函數(shù)含有一個(gè)基-nFFT引擎，每一時(shí)鐘周期能夠處理n(n為2的冪)個(gè)數(shù)據(jù)點(diǎn)，這個(gè)引擎通過一個(gè)固定的順序處理塊(蝴蝶、旋轉(zhuǎn)、交換、重新排序、乘法等)，產(chǎn)生n個(gè)輸出點(diǎn)的FFT變換。在一個(gè)工作項(xiàng)目任務(wù)中，Kernel函數(shù)被設(shè)計(jì)為一個(gè)循環(huán)調(diào)用的過程。通過循環(huán)調(diào)用FFT引擎M次，最后將數(shù)據(jù)從設(shè)備端輸出到主機(jī)端完成整個(gè)FFT變換。

本次設(shè)計(jì)每一時(shí)鐘周期能夠處理8個(gè)數(shù)據(jù)點(diǎn)的基-4 FFT內(nèi)核主要框架如下：(1)設(shè)計(jì)FFT蝶型塊、數(shù)據(jù)旋轉(zhuǎn)塊、數(shù)據(jù)交換塊；(2)定義全局轉(zhuǎn)換FFT的點(diǎn)數(shù)N=4096；(3)調(diào)用FFT蝶型塊、數(shù)據(jù)旋轉(zhuǎn)塊、數(shù)據(jù)交換塊；(4)接下來(log2N-2)階段交替兩個(gè)計(jì)算模式(在此之前要調(diào)用一次#pragma unroll來指示編譯器完全展開循環(huán)以增加流水線并行性)；(5)最后(log2N-1)階段就是移動(dòng)滑動(dòng)窗口內(nèi)容，在此過程中如果編譯器能夠完全展開循環(huán)，硬件就可以將整個(gè)內(nèi)容并行。

此內(nèi)核函數(shù)被配置為作為單個(gè)工作項(xiàng)的內(nèi)核，它使用一個(gè)滑動(dòng)窗口來表示延遲元件。該內(nèi)核函數(shù)在運(yùn)行時(shí)首先從全局內(nèi)存中讀取輸人數(shù)據(jù)，并將數(shù)據(jù)饋送到8個(gè)數(shù)據(jù)點(diǎn)的基-4 FFT內(nèi)核然后將存儲(chǔ)結(jié)果保存到全局內(nèi)存。數(shù)據(jù)時(shí)順序輸入然后反比特輸出，在編譯時(shí)編譯器利用流水線的并行性，通過重復(fù)FFT內(nèi)核的源代碼，進(jìn)行循環(huán)的迭代，每一個(gè)時(shí)鐘周期啟動(dòng)一次迭代。

3 實(shí)驗(yàn)結(jié)果及分析

為了和常規(guī)串行FFT進(jìn)行對比，需要對設(shè)計(jì)的程序進(jìn)行運(yùn)算耗時(shí)的對比，主要是根據(jù)本次實(shí)驗(yàn)并結(jié)合FFT在進(jìn)行1024和4096個(gè)元素的變換時(shí)在ARM[14-15],DSP[16-17]等處理器上的運(yùn)行時(shí)間進(jìn)行對比，具體結(jié)果見表1，運(yùn)算耗時(shí)是微處理器最重要的性能指標(biāo)之一。分析表1可知，具有NEON的ARM Cortex-A8平臺在計(jì)算FFT時(shí)耗時(shí)最長，實(shí)時(shí)性最差，基于TI的C6713單核DSP運(yùn)算平臺對FFT實(shí)現(xiàn)性能次之。對于4096點(diǎn)復(fù)數(shù)數(shù)據(jù)的FFT并行運(yùn)算耗時(shí)僅為6.0449ms，這主要是因?yàn)樵诓⑿蠪FT運(yùn)算中需要進(jìn)行多次同步化操作，而同步化很耗時(shí)間。對于實(shí)時(shí)性要求較高的數(shù)字信號處理的微處理器，SoC-FPGA完全滿足性能的要求。

Table 1 Comparison of operation time of ARM, DSP and SoC-FPGA

為了驗(yàn)證本文中提出的方法，搭建實(shí)驗(yàn)室實(shí)驗(yàn)環(huán)境，具體如圖6所示。

Fig.6 Experiment of laser semi-active diffuse reflection

在實(shí)驗(yàn)室內(nèi)，將激光指示器發(fā)射的激光照射到漫反射屏上，調(diào)整三軸轉(zhuǎn)臺，使固定在三軸轉(zhuǎn)臺上的導(dǎo)引頭能接收到激光信息，利用數(shù)采卡進(jìn)行數(shù)據(jù)采集。

將數(shù)據(jù)采集卡通道設(shè)置為4，采樣率F=2000Hz，采集時(shí)間設(shè)置為10s。編寫相關(guān)的程序并下載到目標(biāo)板內(nèi)，運(yùn)行程序。

將原始數(shù)據(jù)和SoC-FPGA產(chǎn)生的數(shù)據(jù)進(jìn)行繪圖，如圖7所示。

Fig.7 Original signal and FFT transform result of laser semi-active photoelectric detector

在多級的歸并運(yùn)算過程中，數(shù)據(jù)的截尾會(huì)產(chǎn)生誤差，影響運(yùn)算的精度。但由于該誤差較小，不影響后續(xù)頻譜的分析和處理。首先根據(jù)所得數(shù)據(jù)，計(jì)算某點(diǎn)n所代表的頻率Fn=(n-1)F/N。第1個(gè)點(diǎn)表示的是直流分量(即0Hz)，直流分量的存在主要是雜散光等環(huán)境因素造成的，所以在計(jì)算光斑點(diǎn)坐標(biāo)時(shí)，首先是將第1個(gè)點(diǎn)的模值除以N，得到直流分量；之后根據(jù)n=FnN/F+1計(jì)算特定頻率下的模值，再除以(N/2)得到原始信號的峰值，從而達(dá)到去除其它頻率噪聲的目的。最后也可根據(jù)FFT之后的坐標(biāo)點(diǎn)計(jì)算相位關(guān)系。

對于4096點(diǎn)數(shù)據(jù)的FFT并行運(yùn)算耗時(shí)為6.0449ms，由于并行FFT運(yùn)算中需要進(jìn)行多次同步化操作，而同步化很耗時(shí)間，所以對OpenCL程序進(jìn)行進(jìn)一步的優(yōu)化設(shè)計(jì)，還可以得到更好的性能。對于實(shí)時(shí)性要求較高的激光半主動(dòng)導(dǎo)引頭的數(shù)字信號處理，SoC-FPGA完全滿足性能的要求。

4 結(jié) 論

通過分析激光半主動(dòng)導(dǎo)引頭信號的特征，利用FFT算法的并行性和OpenCL并行編程的特點(diǎn)，實(shí)現(xiàn)FFT的并行計(jì)算方法，該方法運(yùn)行在具有并行和多核處理架構(gòu)的SoC-FPGA上。通過實(shí)驗(yàn)驗(yàn)證，在保證可以精確計(jì)算坐標(biāo)數(shù)據(jù)量的前提下，本文中提出的運(yùn)行于SoC-FPGA的OpenCL的并行FFT方法，其運(yùn)行時(shí)間遠(yuǎn)小于單周期的激光信號，可以有充足的時(shí)間接下來進(jìn)行其它操作。另外，考慮到SoC-FPGA和OpenCL未來廣泛的應(yīng)用領(lǐng)域，可以將現(xiàn)有的并行FFT計(jì)算方法與其在相關(guān)領(lǐng)域中的應(yīng)用結(jié)合起來，進(jìn)一步提高其應(yīng)用價(jià)值。

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Designofparallelhigh-speedFFTalgorithmbasedonlaserseekersignal

ZHULikun1，JIAFangxiu1，LIXinglong2

(1.Minsterial Key Laboratory of Intelligent Ammunition, Nanjing University of Science and Technology, Nanjing 210094, China; 2.Institute of Chemical Materials, Chinese Academy of Engineering Physics, Mianyang 621900, China)

In order to reduce the influence of noise and interference on the detection accuracy of optical spot coordinates in semi-active laser weapons, the measurement bandwidth of pulse signal increased and the effective value of the signal was extracted. By overcoming the great time-consuming and complexity of the serial fast Fourier transform (FFT) operation, parallel FFT computing method was proposed based on multi-core and parallel architecture system on chip-field-programmable gate array (SoC-FPGA) platform and OpenCL software. By this method, the time complexity of FFT (1-D) can be reduced to 1/Qtimes and the better acceleration effect was obtained. After comparing the computational time-consuming experiments of three platforms (advanced risc machines, digital signal processing and SoC-FPGA), the caculating time of the proposed algorithm is to 6.0449ms (1-D 4096 points) and less than that of the other two platforms with the same number of points. The results show that parallel FFT algorithm not only meets the requirement of the real-time performance of laser semi-active seeker and achieves the effect of denoising, but also can effectively reduce the influence of noise and background light.

measurement and metrology; parallel fast Fourier transform; SoC-FPGA; OpenCL; time complexity; laser semi-active

1001-3806(2018)01-0089-05

國家自然科學(xué)基金資助項(xiàng)目( 61201391)

朱立坤(1991-)，男，碩士研究生，現(xiàn)主要從事數(shù)字信號處理、并行異構(gòu)運(yùn)算方面的研究。

*通訊聯(lián)系人。E-mail:jiafangxiu@126.com

2017-01-18；

2017-03-09

TJ765.3+32; TN911.74

A

10.7510/jgjs.issn.1001-3806.2018.01.017