文常保， 吳忠秉， 雪程飛， 姚世朋， 李演明， 李 陽， 王澄宇

(長安大學 電子與控制工程學院 微納電子研究所，西安 710064)

一種用于邏輯分析儀的FPGA測試接口電路

文常保， 吳忠秉， 雪程飛， 姚世朋， 李演明， 李 陽， 王澄宇

(長安大學 電子與控制工程學院 微納電子研究所，西安 710064)

針對目前利用邏輯分析儀對FPGA進行測試時，各待測信號之間出現(xiàn)干擾現(xiàn)象及利用差分方式測量時浪費FPGA的 I/O引腳資源的問題，提出了一種用于邏輯分析儀的FPGA測試接口電路實現(xiàn)方案。該方案由信號輸入接口模塊、單端信號轉差分信號模塊和信號輸出接口模塊組成。信號輸入接口模塊完成FPGA和測試接口電路之間的信號傳輸工作，單端信號轉差分信號模塊把單端信號轉換成差分信號，信號輸出接口模塊將轉換完成后的信號輸出給邏輯分析儀。通過一個具體的FPGA信號測試實驗表明，在采樣深度分別為1、8、32 KB時，使用測試接口電路比沒有使用時的測量相對誤差分別減少了87.3%、90.2%、88.6%。

現(xiàn)場可編程門陣列； 邏輯分析儀； 測試接口電路

0 引 言

現(xiàn)場可編程邏輯門陣列(FPGA)[1]由于具有強大的數據并行處理能力，并且將硬核或軟核，以及存儲器、外圍I/O等硬件資源集成在一起[2]，大大降低了電路系統(tǒng)設計的復雜程度和效率的提高，因此從一出現(xiàn)就得到了學術界和工業(yè)界的青睞，其也成為目前研究和應用的熱點之一[3-4]。

目前，對于FPGA的測試多采用邏輯分析儀來完成[5-7]。它可以監(jiān)測和存儲硬件電路工作時的邏輯電平，并將其以類似方波的波形圖直觀的顯示出來，利于開發(fā)人員剖析、查驗電路設計的正確與否。當采用單端信號方式對FPGA進行測試時，多路待測信號在傳輸過程中會產生干擾現(xiàn)象，使測試結果的準確度降低[8-9]。盡管使用差分信號方式[10-11]測試能夠很好的解決干擾問題，但當系統(tǒng)的設計內容非常龐大時，邏輯分析儀直接與FPGA相連進行差分信號測試，會造成FPGA的I/O引腳資源的浪費，且在系統(tǒng)I/O引腳資源緊張的情況下，若還留出足夠I/O引腳進行測試使用，則必須進行系統(tǒng)硬件升級，這又會引起開發(fā)難度增加和成本提高[12]。

針對目前FPGA測試中存在的上述不足，提出了一種用于邏輯分析儀的FPGA測試接口電路設計方案。在不增加系統(tǒng)硬件資源的情況下，實現(xiàn)了單端信號到差分信號的轉換，解決了FPGA測試中存在的干擾問題。

1 設計方案及工作原理

用于邏輯分析儀的FPGA測試接口電路由信號輸入接口模塊、單端信號轉差分信號模塊和信號輸出接口模塊組成，原理結構如圖1所示。其中，信號Ⅰ是從FPGA輸入到測試接口電路的待測信號。信號輸入接口模塊完成FPGA和測試接口電路之間的信號傳遞工作，而單端信號轉差分信號模塊是把單端信號轉換成差分信號。信號輸出接口模塊是將轉換完成后的信號Ⅱ輸出給邏輯分析儀。

圖1 測試接口電路原理結構圖

測試接口電路中信號輸入接口模塊具有nip路信號通道，其中

nip=2i

(1)

式中，i≥3，i∈N。

單端信號轉差分信號模塊中是用差分線路驅動器來完成單端信號到差分信號的轉換。差分線路驅動器具有ndip路信號輸入通道。所需要的差分線路驅動器的數量為

nd=nip/ndip

(2)

式中，ndip=2，4，…，2j(j≥1，j∈N)。

信號輸出接口模塊具有nop路信號通道，其中

nop=2·nip

(3)

在使用邏輯分析儀對FPGA系統(tǒng)進行測試時，在信號傳輸過程中保持待測信號的保真度非常重要。使用傳統(tǒng)的單端信號傳輸方式達不到保真待測信號的要求，而使用差分傳輸方式則能夠很好的保持待測信號的純凈、完整性[13]。這主要是因為通過差分方式傳輸待測信號可以有效地減少傳輸線之間的相互干擾，并且能夠提高抑制外界電磁場干擾的能力，以及具有時序定位精確、降低時序誤差等優(yōu)點[14-15]。

當直接使用單端信號方式傳輸待測信號時，設在信號傳輸線上產生的噪聲干擾為Δα，則邏輯分析儀接收到的信號為

s=Sw+Δα

(4)

式中，Sw為待測信號。

采用圖2所示差分方式傳輸待測信號時，待測信號Sw通過差分線路驅動器后輸出So1和So2兩路信號。設傳輸過程中，兩路信號傳輸線上產生的噪聲干擾分別為Δα1和Δα2，則邏輯分析儀接收到的信號為

s=(So1+Δα1)-(So2+Δα2)

(5)

由于在差分信號傳輸線上產生的干擾噪聲Δα1和Δα2相同，則邏輯分析儀接收到的信號為

s=So1-So2

(6)

由式(6)可知，該測試接口電路可以有效地消除來自線路的干擾信號。

圖2 差分信號傳輸方式

2 實驗及結果分析

2.1 實 驗

為了驗證該設計方案的可行性，這里以一個16路FPGA信號作為測試對象，設計了一個用于邏輯分析儀的FPGA測試接口電路。

根據測試對象的信號路數，該用于邏輯分析儀的FPGA測試接口電路中的信號輸入接口模塊具有16路的信號輸入。單端信號轉差分信號模塊中選用具有三態(tài)輸出、RS-422/423傳輸的差分線路驅動器MC3487P[16]。它具有4路信號輸入通道和8路信號輸出通道。同時，由式(2)可以確定單端信號轉差分信號模塊中差分線路驅動器的數量為4。

另外，為了保持差分信號傳輸線上產生的干擾噪聲盡量相同，將測試接口電路中的各個模塊在電路板上盡量對稱放置，使其受到的噪聲干擾相同，以提高抑制干擾信息的效果?；谶@種思路，測試接口電路中單端信號轉差分信號模塊是由兩個子模塊組成。因此，由差分線路驅動器的總數量nd可得每個單端信號轉差分信號子模塊中差分線路驅動器的數量為nd/2，即每個單端信號轉差分信號子模塊是由兩個4路差分線路驅動器組成。本實驗中的單端信號轉差分信號子模塊具有8路信號輸入通道和16路信號輸出通道。信號輸出接口模塊Ⅰ、Ⅱ是具有16路信號通道。

根據系統(tǒng)的設計方案和工作原理以及對應的器件選擇，用于邏輯分析儀的FPGA測試接口電路的連接圖如圖3所示。從FPGA中傳來的16路信號Ⅰ，經信號輸入接口模塊，分成兩個8路信號分別傳送給單端信號轉差分信號子模塊Ⅰ、Ⅱ，單端信號轉差分信號子模塊Ⅰ、Ⅱ將接收到的8路單端信號轉換成16路差分信號輸送到信號輸出接口模塊，信號輸出接口模塊再將接收到的32路信號Ⅱ輸送給邏輯分析儀。

圖3 測試接口電路連接圖

所設計的用于邏輯分析儀的FPGA測試接口電路最終實驗板如圖4所示。

圖4 測試接口電路實物圖

2.2 實驗結果分析

根據用于邏輯分析儀的FPGA測試接口電路的設計方案，對FPGA系統(tǒng)中數據輸出接口信號的時序進行采樣測試。將所設計的測試接口電路中的信號輸入接口模塊連接到FPGA系統(tǒng)上相關的I/O引腳上，信號輸出接口模塊相應地和邏輯分析儀的探頭相連。

利用圖4中所制作的用于邏輯分析儀的FPGA測試接口電路，在采樣深度為8K時，對使用該電路前、后數據輸出信號的幀同步信號VSYNC與行同步信號HSYNC在時序上進行采樣分析，測試對比結果分別如圖5和圖6所示。

圖5 使用前后VSYNC信號測試對比圖

圖6 使用前后HSYNC信號測試對比圖

圖5中幀同步信號 VSYNCⅠ為使用本測試接口電路前的測試結果，幀同步信號VSYNCⅡ為使用本測試接口電路后的測試結果，CLK是時鐘控制信號。由圖中可知，在使用本測試接口電路前，在25、39、100、114、175 μs、…，幀同步信號均受到噪聲干擾的影響。而使用本測試接口電路后，幀同步信號VSYNCⅡ中沒有受到噪聲干擾影響。

圖6中行同步信號 HSYNCⅠ為使用本測試接口電路前的測試結果，行同步信號HSYNCⅡ為使用本測試接口電路后的測試結果。由圖中可知，在使用本測試接口電路前，行同步信號HSYNCⅠ受噪聲干擾的影響很大，在39、74、114、149、189 μs、…，行同步信號均受到噪聲干擾的影響。在使用本測試接口電路后，行同步信號HSYNCⅡ中沒有受到噪聲干擾影響。

在不同的采樣深度下，隨機抽取待測信號中的500個采樣點進行測試，計算在使用所提出的用于邏輯分析儀的FPGA測試接口電路前、后邏輯分析儀接收到的待測信號與真實值之間的相對誤差(RE)，REbefore和REafter，結果如表1所示。

表1 不同采樣深度下的相對誤差對比

由表1中可以看出，使用所提出的用于邏輯分析儀的FPGA測試接口電路之前，在采樣深度分別為1、8、32 KB時，誤差分別達到了32.4%、38.6%、30.6%，待測信號各路之間存在的干擾問題嚴重。而且，這種誤差不會因為加大對待測信號的采樣深度而減少，如采樣深度為8 KB時的誤差比采樣深度1 KB時高19.1%。而在使用提出的用于邏輯分析儀的FPGA測試接口電路之后，待測信號各路之間的干擾現(xiàn)象顯著減少，在不同采樣深度下，測試的相對誤差分別為4.1%、3.8%、3.5%，都降低到5%以下。對比使用本測試接口電路前、后測量信號的相對誤差，可知與沒有采用該接口電路時相比，采用本測試接口電路后，在采樣深度為1、8、32 KB時，測試信號的誤差分別減少了87.3%、90.2%、88.6%。從以上分析可知，提出的用于邏輯分析儀的FPGA測試接口電路在節(jié)省了FPGA的16個I/O引腳資源的情況下，且測試的相對誤差明顯減少，極大的改善了待測信號各路之間干擾的影響。

3 結 語

本文提出了一種用于邏輯分析儀的FPGA測試接口電路，實現(xiàn)了將待測單端信號轉化為待測差分信號。與傳統(tǒng)的測試接口電路技術相比，該測試接口電路有效地減少了待測信號在傳輸過程中受噪聲干擾的影響，并避免了在對FPGA進行測試時，使用差分方式輸出待測信號，節(jié)省了FPGA的I/O引腳資源。

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TestInterfaceCircuitofFPGAforLogicAnalyzer

WENChangbao,WUZhongbing,XUEChengfei,YAOShipeng,LIYanming,LIYang,WANGChengyu

(Institute of Micro-nanoelectronics, School of Electronics and Control Engineering, Chang’an University， Xi’an 710064， China)

In order to remove the interference phenomenon among the measured signals and reduce the waste of FPGA I/O port resource as the differential flying lines used in the FPGA tested by the logic analyzer, a test interface circuit of FPGA for logic analyzer is proposed. The design scheme consists of the signal input interface module, differential signal module for the single ended signal and the signal output interface module. The signal input interface module is to complete the signal transmission between FPGA and test interface circuit. The differential signal module is to convert the single ended signal into the differential signal. The signal output interface module is to output the signal converted by the logic analyzer. The FPGA signal is tested as the sampling depths 1 KB, 8 KB and 32 KB, respectively. The experiments confirm that the relative errors of measurement using the test interface circuit are 87.3%, 90.2% and 88.6%, respectively, less than those without using the test interface circuit.

field programmable gate array(FPGA); logic analyzer; test interface circuit

TH 89; TN 98; TP 334

A

1006-7167(2017)11-0011-04

2017-03-28

國家自然科學基金資助項目(60806043)；陜西省自然科學基礎研究計劃資助項目(2015JM6271)；全國大學生創(chuàng)新創(chuàng)業(yè)訓練項目(201510710038和201510710035)；中央高校教育教學改革專項經費資助(310632176401和310632171512)

文常保(1976-)，男，山西運城人，博士后,教授。2012年到2013年在美國University of South Florida從事訪學研究工作，主要從事真空微納電子器件、信息處理器件及傳感器的研究。

Tel.:15902962067; E-mail: estlab@chd.edu.cn