蔡云+周恒

摘要：通信系統(tǒng)傳輸性能分析儀在通信系統(tǒng)的工程施工與日常維護中發(fā)揮著重要的作用。本文以通信系統(tǒng)性能分析儀為研究對象，以FPGA為核心，研究了位同步時鐘信號的提取以及整個控制系統(tǒng)電路，最后在示波器上通過對眼圖進行觀測。

關(guān)鍵詞：FPGA；眼圖；位同步

中圖分類號：TN919 文獻標識碼：A 文章編號：1007-9416（2017）09-0107-01

1 自同步時鐘技術(shù)工作原理

1.1 自同步技術(shù)

從原理上講，按照實現(xiàn)方法可以將位同步劃分為外同步和自同步兩種。自同步法是指發(fā)送端不專門發(fā)送同步時鐘信息，接收端使用其他技術(shù)從接收到的碼元信號中提取同步時鐘信息的方法[1]。自同步方法主要有濾波法、包絡“陷落”法和數(shù)字鎖相環(huán)法等等。

1.2 鎖相環(huán)法提取位同步時鐘

數(shù)字鎖相環(huán)法是利用鑒相器的原理，對接收碼元與本地產(chǎn)生的位同步信號的相位進行對比，如果它們的相位不一致，鑒相器就會產(chǎn)生誤差信號去調(diào)整位同步時鐘的相位，直到獲得準確的位同步信號為止[2]。

主要包括晶振、n倍分頻器、微分鑒相器和控制模塊四個部分。脈沖信號由晶振經(jīng)過整形后所得，將接收到的脈沖信號通過控制模塊送到分頻器進行分頻，其中一部分作為反饋信號輸入到微分鑒相器，另一部分輸出到解碼模塊。如果接收碼元的波特率為，于是位同步時鐘序列的頻率也必須為。晶振的的頻率通過 PLL模塊倍頻為，整形后輸出的頻率為的脈沖信號，經(jīng) n次分頻后就可以得到重復頻率為的位同步時鐘。如果接收端晶振輸出經(jīng)過n次分頻后，接收碼元信號與位同步時鐘不能同步，通過微分鑒相器調(diào)整輸出的相位誤差信號，達到相位同步狀態(tài)為止。

2 傳輸性能分析儀系統(tǒng)的研究

2.1 發(fā)送端電路

時鐘源電路由矩陣鍵盤、51單片機核、LCD12864液晶顯示屏、分頻器組成。利用FPGA中自帶的嵌入式模擬鎖相環(huán)作為基準信號實現(xiàn)鎖相，為系統(tǒng)其他邏輯部分直接提供時鐘應用。

信源發(fā)生器模塊和噪聲信號發(fā)生器模塊，其本質(zhì)都是偽隨機序列，只是偽隨機序列的級數(shù)不同而已。采用線性反饋移位寄存器結(jié)構(gòu)產(chǎn)生。

2.2 信道

用巴特沃斯低通濾波器對信道進行模擬，選取的截止頻率為100 KHz、200 KHz、500 KHz三種，通過對具體電路的設(shè)計，選取階數(shù)為四階的低通濾波器，對結(jié)果進行試驗，濾波效果完全可以達到設(shè)計要求。

信道中的信號和噪聲，在設(shè)計中采用加法器和衰減電路組成。在加法器芯片的選擇上主要考慮到它的高次諧波分量，所以選用高寬帶的THS3091。衰減電路選擇的是π型衰減網(wǎng)絡，通過調(diào)節(jié)輸入阻抗來調(diào)節(jié)衰減倍數(shù)。

2.3 接收端電路

在接收端，主要的任務就是對同步時鐘信號的提取，對于同步時鐘信號的提取采用數(shù)字鎖相環(huán)方法進行提取，使用的數(shù)字鎖相環(huán)方案是超前-滯后型數(shù)字鎖相環(huán)[3]，該模塊的頂層包含五個模塊，分別為微分鑒相器、改進型數(shù)字濾波器、雙相時鐘源、控制器、分頻器。

3 系統(tǒng)測試仿真結(jié)果

對電路各項性能進行了測試。首先對同步時鐘信號的提取進行了測試，采用矩陣鍵盤控制，改變碼元速率從10kbps—100kbps進行測試。數(shù)據(jù)對比結(jié)果詳見表1所示。

由表1可以看出數(shù)字信號即四級偽隨機序列的碼元速率可以根據(jù)設(shè)定碼元速率而改變，并且碼元速率的誤差都不大于0.2%，滿足設(shè)計的要求。

對濾波器加干擾信號和對最后眼圖的測試結(jié)果如表2所示。

從表2中，觀察兩組相同的信號分別通過不同截止頻率的低通濾波器的波形，可以從圖中看出通過截至頻率為100 KHz低通濾波器后部分矩形脈沖都被濾成了正弦波， 截至頻率為200 KHz的稍好，截至頻率為500 KHz的最好。這是因為低通濾波器的截至頻率越低，濾除信號的高次諧波越多，波形正弦化越嚴重。

通過對不同截止頻率下眼圖的比較，選擇發(fā)送端的碼元速率為10 bps，使用接收端的位同步時鐘信號，可以很明顯的看出眼圖中上下陰影面積增大。同時通過觀察眼圖還可以看出，當通過不同截止頻率的低通濾波器時，眼圖的張開度是不同的，截止頻率越高斜率越大，所以，想讓系統(tǒng)的傳輸性能達到最佳，應該減少噪聲的干擾。

4 結(jié)語

本研究主要運用FPGA最小系統(tǒng)為控制核心，使用低通濾波器模擬數(shù)字通信系統(tǒng)的信道，實現(xiàn)了對自同步時鐘的數(shù)字通信系統(tǒng)傳輸性能分析儀的研究設(shè)計。整個系統(tǒng)中最為關(guān)鍵的部分是使用數(shù)字鎖相環(huán)提取位同步時鐘。這部分的性能決定了整個通信系統(tǒng)傳輸性能，在通信系統(tǒng)有舉足輕重的地位。

參考文獻

[1]樊昌信.通信原理教程：第三版[M].北京：電子工業(yè)出版社，2012.

[2]張會，劉伯棟.基于眼圖分析的數(shù)字通信干擾效果方法研究[J].艦船電子工程，2011，31（2）： 73-76.

[3]Leon W.Couch. Digital and Analog Communication Systems：Seventh Edition[M].Upper Saddle River：Prentice Hall，2006.all，2006.endprint