馬 強(qiáng)，李競(jìng)航，王建民，楊少英

(1. 華北計(jì)算機(jī)系統(tǒng)工程研究所，北京 100083； 2. 六所智達(dá)(北京)科技有限公司，北京 100083)

FT1500A主板上電時(shí)序控制的設(shè)計(jì)與實(shí)現(xiàn)

馬 強(qiáng)1，李競(jìng)航2，王建民1，楊少英1

(1. 華北計(jì)算機(jī)系統(tǒng)工程研究所，北京100083；2. 六所智達(dá)(北京)科技有限公司，北京100083)

研究了一種基于國(guó)產(chǎn)處理器FT1500A的主板的上電時(shí)序控制方法。硬件部分采用Altera可編程邏輯控制器EPM240作為控制單元，采用電源模塊LTM4627實(shí)現(xiàn)電源的使能控制與穩(wěn)定檢測(cè)；軟件部分在Quartus平臺(tái)上使用VHDL語(yǔ)言，利用統(tǒng)計(jì)可編程邏輯控制器的時(shí)鐘脈沖的方式實(shí)現(xiàn)了延時(shí)控制，利用控制器內(nèi)部的邏輯單元實(shí)現(xiàn)了電源模塊的使能控制。最后利用示波器的單次觸發(fā)功能驗(yàn)證了設(shè)計(jì)的正確性和可靠性。

主板上電時(shí)序；FT1500A；可編程邏輯控制器；VHDL語(yǔ)言

0 引言

在板卡的上電過程中，當(dāng)在開啟電源后，電壓的上升是一個(gè)連續(xù)的過程，所有芯片必然不能同時(shí)瞬間擁有所需的工作電壓，而芯片的工作又存在先后順序，所以必須人為地對(duì)電源信號(hào)發(fā)生的順序加以控制，使板卡上的芯片依次上電，這就是板卡的上電時(shí)序控制[1]。芯片F(xiàn)T1500A是2015年由中國(guó)電子新推出的一款高性能國(guó)產(chǎn)中央處理器 (Central Processing Unit, CPU)，F(xiàn)T-1500A系列處理器是64位通用CPU，具有高性能、低功耗等特點(diǎn)，關(guān)鍵技術(shù)在國(guó)內(nèi)處于領(lǐng)先水平。其主板研發(fā)是一個(gè)嶄新的課題，因?yàn)橹靼迳系乃性骷鶠閲?guó)產(chǎn)，包括核心CPU，所以國(guó)際上無(wú)人涉足，在國(guó)內(nèi)也無(wú)先例。FT1500A主板的時(shí)序控制方法與Intel架構(gòu)的CPU主板不能同等處理。

1 FT1500A上電時(shí)序分析

本課題所設(shè)計(jì)的FT1500A主板采用的是新主板架構(gòu)ATX(AT Extended)標(biāo)準(zhǔn)電源，其中關(guān)鍵的控制管腳PS_ON#信號(hào)為低電平有效，控制所有主電源開啟關(guān)閉，需上拉到5 V。5VSB為獨(dú)立電源，為軟電壓控制提供電源，powered-down(PS_ON#為高，主電源關(guān)斷)狀態(tài)下也有效。PWR_OK信號(hào)是+5 V和+3 V電源就緒標(biāo)志，就緒時(shí)拉高，電壓不足或斷電時(shí)拉低。12 V電源插座要緊挨穩(wěn)壓器，保證電源的干凈。

FT1500A對(duì)上電時(shí)序的要求規(guī)定如圖1所示，其中PWR_BTN_EN是上電按鈕，低電平有效；ATX_ENATX是電源加電信號(hào)，低有效；RESET_N是熱復(fù)位信號(hào)，低有效；POR_N是上電復(fù)位信號(hào)，低有效；PCIE_SLOT_RST_N是所有的總線和接口標(biāo)準(zhǔn)(Peripheral Component Interface Express， PCIE)插槽端的復(fù)位信號(hào)，信號(hào)數(shù)目根據(jù)PCIE設(shè)備而定。

圖1 上電時(shí)序圖

FT1500A對(duì)主板上各個(gè)模塊的上電時(shí)序的具體要求如下，T0：作為上電復(fù)位控制器的CPLD或FPGA加電并完成復(fù)位；T1：加電按鈕按下；T2：加電按鈕彈起，ATX電源加電；T3：收到ATX加電完成信號(hào)，拉低PCIE_SLOT_RST；T4：相對(duì)T3時(shí)刻約延時(shí)約20 ms，給1.8 V IO電源加電；T5：收到加電完成信號(hào)；T6：相對(duì)T5時(shí)刻延時(shí)20 ms，VDD_CORE電源上電；T7：收到上電完成信號(hào)；T8：相對(duì)T7時(shí)刻延時(shí)10 ms，給PCIE0.95V核心電源加電；T9：收到PCIE0.95V上電完成信號(hào)，給VDDQ_MCU1.5V電源加電；T10：收到上電完成信號(hào)，保持REST_N信號(hào)高電平，拉低POR_N開始上電復(fù)位；T11：相對(duì)T9時(shí)刻延時(shí)40 ms，拉高POR_N，完成上電復(fù)位；T12：相對(duì)于T9時(shí)刻延時(shí)100 ms，拉高PCIE_SLOT_RST_N，完成PCIE設(shè)備復(fù)位。

2 硬件電路設(shè)計(jì)與實(shí)現(xiàn)

想要得到可控的上電時(shí)序，就需要選擇帶有使能功能的電源控制芯片。為了得到質(zhì)量較好的電源，選用Linear公司的高品質(zhì)的DC-DC線性電源模塊LTM4627。其最大工作電流可以達(dá)到15A，具有寬輸入電壓范圍4.5 V～20 V，輸出電壓范圍0.6 V～5 V，可以由外部電阻控制；電源效率最多可達(dá)93%，采用LGA封裝15 mm×15 mm×4.32 mm，較小的封裝有利于增大電路設(shè)計(jì)空間，且輸出誤差不超過1.5%。LTM4627設(shè)計(jì)成本較低，只需要極少的外部電路配置就可以實(shí)現(xiàn)穩(wěn)定可靠的直流電源[2]。

這里只列出CPU核心電源FTCORE的設(shè)計(jì)過程，如圖2所示，利用LTM4627將5 V的輸入電壓VCC5轉(zhuǎn)化為0.9 V的輸出電壓VCC_FTCORE，為CPU內(nèi)核供電。FTCORE_RUN是上電控制信號(hào)，F(xiàn)TCORE_PGOOD2是上電完成信號(hào)。上電階段，按照系統(tǒng)時(shí)序控制程序，控制器將FTCORE_RUN拉高，LTM4627開始工作，數(shù)毫秒后，LTM4627自檢VCC_FTCORE穩(wěn)定到0.9 V后拉高FTCORE_PGOOD2，告訴控制器自己上電完畢，系統(tǒng)繼續(xù)進(jìn)行下一步時(shí)序流程。

圖2 CPU核心電源VCC_FTCORE電路實(shí)現(xiàn)

根據(jù)芯片手冊(cè)，輸出電壓僅由F12腳的下拉電壓決定，其公式為：

(1)

其中，N為L(zhǎng)TM4627芯片的數(shù)量，在本項(xiàng)目中N的取值為4。對(duì)于0.9 V的VCC_FTCORE，計(jì)算可得出其配置電阻=30.2 kΩ?？紤]到不存在30.2 kΩ的電阻，為了輸出精確的0.9 V電壓，此處電阻精度要求較高，絕對(duì)不能以相近的電阻代替，所以采用兩個(gè)電阻串聯(lián)的方法，配置出所需的30.2 kΩ阻值。查閱阻值表，確定了兩個(gè)阻值分別為30.1 kΩ和100 kΩ。

圖3是主板開機(jī)按鈕接口的電路設(shè)計(jì)，實(shí)際應(yīng)用中將J91接到一個(gè)按鍵開關(guān)上，圖中電容非常重要，其作用是電路防抖動(dòng)，沒有電容器的存在，電路極易在受到電磁干擾的情況下發(fā)生誤動(dòng)作。當(dāng)開關(guān)按下，SysPowerOnKey即被拉低，系統(tǒng)收到開機(jī)的命令，開始按照時(shí)序控制程序啟動(dòng)各個(gè)電源。復(fù)位按鍵的電路設(shè)計(jì)與圖3相似。

圖3 開機(jī)按鈕接口電路

由于需要控制的時(shí)序關(guān)系比較復(fù)雜，外圍簡(jiǎn)單的邏輯電路不能很好地實(shí)現(xiàn)，因此考慮使用可編程邏輯控制器CPLD，可以很方便地實(shí)現(xiàn)時(shí)序控制，同時(shí)為主板其他功能提供控制資源。CPLD是一種多輸入多輸出的邏輯控制器件，利用內(nèi)部的邏輯單元，通過簡(jiǎn)單的編程，就能實(shí)現(xiàn)信號(hào)的順序控制和延遲控制[3]。本課題選擇Altera公司的EPM240作為控制模塊的主控芯片，其頻率為201.1 MHz，電源電壓范圍為2.375 V～2.625 V,3 V～3.6 V ，工作溫度范圍為0℃～+85℃，輸入/輸出接口標(biāo)準(zhǔn)為L(zhǎng)VTTL, LVCMOS, PCI。EPM240包含100個(gè)管腳，其中可用的I/O資源多達(dá)80個(gè)，基本可以滿足所有的時(shí)序控制需求以及所有的主板電路控制需求[4]。 本課題控制信號(hào)統(tǒng)一使用TTL電平，確定CPLD Bank2供電電壓為3.3 V。在Quartus中，將需要控制的信號(hào)分配到CPLD的各個(gè)I/O中，部分I/O分配如圖4所示，最后在電路原理圖中，將信號(hào)對(duì)應(yīng)地連接起來。CPLD具有足夠的I/O資源，且設(shè)計(jì)難度較低，這是它的優(yōu)勢(shì)。采用的燒寫器是USB Blaster Rev.C，JTAG模式定義：1-TCK; 2-GND; 3-TDO; 4-VCC; 5-TMS; 6-NC; 7-NC; 8-NC; 9-TDI; 10-GND。

圖4 CPLD的部分引腳分配

3 軟件實(shí)現(xiàn)

軟件部分利用Quartus平臺(tái)實(shí)現(xiàn)，采用的編程語(yǔ)言是VHDL。編程思想是，為了節(jié)約系統(tǒng)的計(jì)算資源，沒有使用計(jì)時(shí)器和計(jì)數(shù)器寄存器，而是選擇一種以CPLD的時(shí)鐘作為計(jì)時(shí)工具，在上一個(gè)動(dòng)作之后，等待相應(yīng)的時(shí)鐘數(shù)，也就是某個(gè)特定的時(shí)長(zhǎng)，再開啟下一個(gè)電壓，繼續(xù)重復(fù)等待并使能，依次打開主板各部分的電源。根據(jù) FT1500A對(duì)時(shí)序的要求，設(shè)計(jì)出CPLD上電時(shí)序控制程序流程如圖5所示。

圖5 CPLD上電時(shí)序控制程序流程圖

3.1延時(shí)的實(shí)現(xiàn)

利用統(tǒng)計(jì)系統(tǒng)時(shí)鐘脈沖次數(shù)的方法實(shí)現(xiàn)計(jì)時(shí)。CPLD時(shí)鐘CLK=50 MHz。定義變量sgPowerSeqCounter作為計(jì)數(shù)器，從檢測(cè)到電源按鍵按下起，每次時(shí)鐘周期自加1，50k個(gè)時(shí)鐘周期即為1 ms。但是開機(jī)的時(shí)長(zhǎng)不能超過3 min，否則視為開機(jī)故障。

if sgPowerSeqFlag='1' and SysPowerOnKey = '1' then

sgPowerSeqCounterlt;=sgPowerSeqCounter+1;

if sgPowerSeqCountergt;Xquot;9F437C6quot;then

sgPowerSeqCounterlt;=Xquot;9F437C6quot;;

end if;

end if;

3.2檢測(cè)電源按鍵狀態(tài)

開機(jī)是按下50 ms以上，一直等待按鍵抬起才開機(jī)。同樣利用變量sgPowOnCounter采集電源按鍵被按下的時(shí)間，這是為了防止按鍵抖動(dòng)，如果此時(shí)間小于10 ms，則可以認(rèn)為不是按鍵動(dòng)作，視為無(wú)效。

if sgKeyState=′1′ and SysPowerOnKey=′0′ and sgKeyFlag=′0′ then

sgPowOnCounterlt;=sgPowOnCounter+1;

if sgPowOnCountergt;500000 and sgKeyFlag =′0′ then

sgKeyFlaglt;=′1′;

end if;

if sgPowOnCountergt;Xquot;8000000quot; then

sgPowOnCounterlt;=Xquot;8000000quot; ;

end if;

end if;

if sgKeyState =′0′and SysPowerOnKey=′1′ and sgPowOnCounterlt;500001 then

sgKeyFlaglt;=′0′;

sgPowOnCounterlt;=Xquot;0000000quot;;

end if;

3.3時(shí)序控制部分

當(dāng)各種檢測(cè)完成，確定開機(jī)狀態(tài)后，控制電路按照FT1500A規(guī)定的時(shí)序依次上電。

if sgPowOnCmd=quot;11quot; then

sgPowerSeqFlaglt;=′1′;

if sgPowerSeqCounter=5 then

SysPowerOn3V3lt;=′0′; --打開 ATX power

FTPCIE_ResetSlotlt;=′0′; --拉低PCIE_Slot_RST

FTGN12_RSTlt;=′0′;

end if;

if sgPowerSeqCounter=02500000 then

FTIO_ENlt;=′1′ ; --打開VDD_IO

end if;

if sgPowerSeqCounter=05000000 then

FTCORE_ENlt;=′1′;--打開VDD_CORE

end if;

if sgPowerSeqCounter=07500000 then

FTPCIEA_ENlt;=′1′; -- 打開VDD_PCIE

end if;

if sgPowerSeqCounter=10000000 then

FTDDR_ENlt;=′1′ ; --打開VDD_MCU

end if;

if sgPowerSeqCounter= 11500000 then

FT_PORNlt;=′0′; --拉低POR_N

end if;

if sgPowerSeqCounter=12500000 then

FT_PORNlt;=′1′;--拉高POR_N

FTGN12_RSTlt;=′1′;

end if;

if sgPowerSeqCounter=15500000 then

FTPCIE_ResetSlot lt;=′1′;--拉高PCIE_SLOT_RET

end if;

if sgKeyFlag=′1′ and SysPowerOnKey=′1′ and sgPowerSeqCountergt;Xquot;9F437C0quot; then

--delay 3S=Xquot;8F0D180quot;

sgPowerSeqFlaglt;=′0′;

sgKeyFlaglt;=′0′;

sgPowerSeqCounterlt;=Xquot;0000000quot;;

sgPowOnCounterlt;=Xquot;0000000quot;;

sgPowOnCmdlt;=quot;00quot;;

sgSysStatelt;=′1′;

end if;

end if;

4 結(jié)論

軟硬件開發(fā)之后，在主板上利用示波器對(duì)時(shí)序電路進(jìn)行測(cè)試。示波器采用雙通道、單次出發(fā)設(shè)置，捕捉上電過程的信號(hào)上升沿。通過一一測(cè)試，發(fā)現(xiàn)利用時(shí)鐘計(jì)時(shí)的方法可以比較精確地實(shí)現(xiàn)時(shí)序的控制，上電過程時(shí)延比較穩(wěn)定，系統(tǒng)運(yùn)行良好。如果想要調(diào)整延遲時(shí)間，也可以很方便地進(jìn)行編程修改。測(cè)試中也發(fā)現(xiàn)了一個(gè)問題，繪制PCB時(shí)未充分考慮測(cè)試需求，沒有能夠設(shè)置足夠的信號(hào)測(cè)試點(diǎn)，給測(cè)試工作帶來了一些小困難，所以在以后的設(shè)計(jì)中要注意安排好系統(tǒng)的可測(cè)試性設(shè)計(jì)?？傊梦闹兴O(shè)計(jì)的軟硬件控制方法，成功地實(shí)現(xiàn)了FT1500A上電時(shí)序部分的設(shè)計(jì)與實(shí)現(xiàn)。為系統(tǒng)的進(jìn)一步調(diào)試和設(shè)計(jì)奠定了基礎(chǔ)。

[1] 錢衛(wèi)明, 陰澤杰. 可編程延時(shí)芯片及其在系統(tǒng)時(shí)序控制中的應(yīng)用[J]. 核電子學(xué)與探測(cè)技術(shù), 2000, 20(4):305-307.

[2] 陳忠民，李鷹，ATX結(jié)構(gòu)計(jì)算機(jī)系統(tǒng)的故障診斷[J].微型機(jī)與應(yīng)用，2001，20(9)：20-23.

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2017-04-28)

馬強(qiáng)(1991-)，男，碩士，主要研究方向：模式識(shí)別與智能系統(tǒng)。

李競(jìng)航(1984-)，男，碩士，主要研究方向：嵌入式系統(tǒng)設(shè)計(jì)。

王建民(1978-)，男，碩士，工程師，主要研究方向：通信與信息系統(tǒng)。

Implementation of power-on timing control of FT1500A motherboard

Ma Qiang1, Li Jinghang2, Wang Jianmin1, Yang Shaoying1

(1. National Computer System Engineering Research Institute of China, Beijing 100083, China; 2. LiuSuoZhiDa (Beijing) Science and Technology Ltd, Beijing 100083, China)

This paper studies a power-on timing control method based on the domestic processor FT1500A. The hardware adopts the programmable logic controller EPM240 as the control unit, and uses the power module LTM4627 to realize the power supply enabling control and the stable detection. The software part uses the VHDL language on the Quartus platform and realizes the delay control by the clock pulse of the statistical programmable logic controller. Using the logic unit within the controller, the power module is achieved to enable the control. Finally the design of the correctness and reliability are verified by the oscilloscope’s single trigger function.

power-on timing control; FT1500A; CPLD; VHDL language

TP30

A

10.19358/j.issn.1674- 7720.2017.22.011

馬強(qiáng)，李競(jìng)航，王建民，等.FT1500A主板上電時(shí)序控制的設(shè)計(jì)與實(shí)現(xiàn)J.微型機(jī)與應(yīng)用，2017,36(22)：37-40，44.